在之前，有人曾表示，混合鍵合將成為自 EUV 以來半導體制造最具變革性的創(chuàng)新。事實上，它將對設(shè)計流程產(chǎn)生比 EUV 本身更大的影響，從封裝架構(gòu)延伸到單元設(shè)計和布局。知識產(chǎn)權(quán)生態(tài)系統(tǒng)將發(fā)生巨大重塑，制造流程也將發(fā)生巨大重塑。2D 晶體管縮小的時代仍將繼續(xù)，但步伐緩慢，但混合鍵合將帶來芯片設(shè)計者思考 3D 的新時代。

但semianalysis卻表示，隨著這句充滿炒作的謠言結(jié)束，我們應(yīng)該注意到，將混合鍵合技術(shù)大規(guī)模推向市場存在許多重大的工程和技術(shù)挑戰(zhàn)，因為如今它僅保留給少數(shù) AMD 芯片、CMOS 圖像傳感器和一些供應(yīng)商的 3D 芯片和NAND。這種轉(zhuǎn)變將重塑供應(yīng)變化和設(shè)計流程。

半導體行業(yè)觀察之前的文章《混合鍵合，成為“芯”寵》中，就介紹了這個技術(shù)。在這里，我們編譯了semianalysis的科普文章，帶大家進一步了解這個技術(shù)。

在封裝史上，最后一次重大范式轉(zhuǎn)變是從引線鍵合到倒裝芯片。從那時起，更先進的封裝形式（例如晶圓級扇出和 TCB）一直是相同核心原理的漸進式改進。這些封裝方法都使用某種帶焊料的凸塊作為硅與封裝或板之間的互連。這些技術(shù)可以一直縮小到約 20 微米的間距。

到目前為止，我們在多部分先進封裝系列中討論的主要封裝類型和工藝流程已達到 220 微米到 100 微米規(guī)模，并且主要使用焊料作為各種小芯片銅互連之間的介質(zhì)。為了進一步擴展，需要另一種范式轉(zhuǎn)變：采用混合鍵合的無凸塊互連。混合鍵合的尺寸超出了 10 微米互連間距，路線圖為 100 納米范圍，并且它不使用任何中介物（intermediary），例如具有更高電阻的焊料。

相反，不同芯片或晶圓的互連直接通過銅通孔連接。直接銅連接可以降低電阻，從而在向各種芯片發(fā)送數(shù)據(jù)時降低功耗。當與連接數(shù)量的數(shù)量級增加相結(jié)合時，需要對設(shè)計進行徹底的重新思考。

在介紹混合鍵合之前，我們再看一下先進封裝的全部意義是什么？我們可以看到，封裝技術(shù)的進步旨在實現(xiàn)更大的互連密度（每個區(qū)域有更多的互連），減少跡線長度（trace length ）以降低每比特傳輸?shù)难舆t和能量。我們可以看到混合鍵合如何解決這兩個問題：跡線長度顯顯著縮短，因此延遲盡可能低，無需on-die，并且在某些情況下比芯片上的global rounding更短，并且互連間距可以遠低于 10 微米以增加密度。

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混合鍵合到底是什么？

混合鍵合用于芯片的垂直（或 3D）堆疊。混合鍵合的顯著特點是它是無凸塊的。它從基于焊料的凸塊技術(shù)轉(zhuǎn)向直接銅對銅連接。這意味著頂部die和底部die彼此齊平。兩個芯片都沒有凸塊，而是只有可縮放至超細間距的銅焊盤。沒有焊料，因此避免了與焊料相關(guān)的問題。

從上圖中，我們可以看到AMD 3D V-Cache的橫截面，它采用臺積電的SoIC-X的die-to-wafer混合鍵合。頂部和底部硅之間的鍵合界面是混合鍵合層，存在于硅芯片（silicon dies）的金屬層的頂部。混合鍵合層是一種電介質(zhì)（現(xiàn)在最常見的是 SiO 或 SiCN），采用通常為亞 10 微米間距的銅焊盤和通孔進行圖案化。

電介質(zhì)的作用是使每個焊盤絕緣，使得焊盤之間不存在信號干擾。銅焊盤通過硅通孔 (TSV) 連接到芯片金屬層。TSV 需要向堆棧中的其他芯片傳輸電源和信號。當?shù)撞啃酒懊娉隆保╢ace down）放置時，需要這些通孔來連接頂部芯片上的金屬層，穿過晶體管層到達底部芯片上的金屬層。

信號正是通過這些銅焊盤進行芯片間通信。這種鍵合之所以是“混合”鍵合，是因為它是電介質(zhì)-電介質(zhì)鍵合（dielectric-dielectric bond）和直接銅對銅鍵合（direct copper-to-copper bond）的組合。鍵合界面之間沒有使用額外的粘合劑或材料。

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關(guān)鍵工藝條件

與以前的基于凸塊的互連相比，引入了一系列全新的技術(shù)和工藝挑戰(zhàn)。為了實現(xiàn)高質(zhì)量的鍵合，對表面光滑度、清潔度和粘合對準精度有非常嚴格的要求。我們將首先描述其中一些挑戰(zhàn)，因為流程是圍繞緩解這些挑戰(zhàn)而設(shè)計的。記住這些將幫助您更好地理解為什么流程是這樣的，以及不同方法的優(yōu)缺點。

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顆粒和清潔度

在任何有關(guān)混合鍵合的討論中，都會提到顆粒（Particles）。這是因為顆粒是混合鍵合中良率的敵人。由于混合鍵合涉及將兩個非常光滑且平坦的表面齊平地鍵合在一起，因此鍵合界面對任何顆粒的存在都非常敏感。

高度僅為 1 微米的顆粒會導致直徑為 10 毫米的粘合空隙，從而導致鍵合缺陷。對于基于凸塊的互連，器件和基板之間始終存在間隙，因為使用了底部填充或非導電薄膜，因此可以容納一些顆粒。

保持清潔至關(guān)重要，而且非常具有挑戰(zhàn)性。顆粒來自晶圓切割、研磨和拋光等許多步驟。任何類型的摩擦都會產(chǎn)生顆粒，這是一個問題，特別是因為混合鍵合涉及機械拾取芯片并將其放置在其他芯片的頂部。工具中存在大量來自芯片鍵合頭和芯片翻轉(zhuǎn)器的運動。顆粒是不可避免的，但有幾種技術(shù)可以減輕對良率的影響。

當然，定期進行晶圓清洗以去除污染物。然而，清潔是不完美的，并且不能一次性去除 100% 的污染物，因此最好首先避免污染物?；旌湘I合所需的潔凈室比其他形式的先進封裝所需的潔凈室要先進得多。

因此，混合鍵合一般需要1級/ISO 3級或更好的潔凈室和設(shè)備。例如，臺積電和英特爾正在一路邁向 ISO 2 或 ISO 1 級別。這是混合鍵合被視為“前端”工藝的一個主要原因，即它發(fā)生在類似于晶圓廠的環(huán)境中，而不是傳統(tǒng)封裝廠商 (OSAT) 的環(huán)境中。鑒于清潔度要求的升級，OSAT 很難追求混合鍵合。如果大多數(shù) OSAT 想要參與混合鍵合，則需要建造更新、更先進的潔凈室，而臺積電和英特爾等公司可以使用較舊的晶圓廠或按照與現(xiàn)有晶圓廠類似的標準進行建設(shè)。

混合鍵合的工藝流程還涉及許多傳統(tǒng)上僅由晶圓廠專用的工具。ASE 和 Amkor 等外包組裝和測試公司 (OSAT) 在化學氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學沉積 (ECD)、化學機械平坦化 (CMP) 和表面處理方面經(jīng)驗相對較少準備/激活。

清潔度要求和工具增加相結(jié)合導致成本大幅增加。與其他形式的封裝相比，混合粘合工藝并不便宜。我們將在下面介紹整個流程。

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光滑度

混合鍵合層的表面光滑度也極其關(guān)鍵。HB 界面同樣對任何類型的形貌都敏感，這會產(chǎn)生空洞和無效的鍵合。一般認為電介質(zhì)的表面粗糙度閾值是 0.5nm，銅焊盤的表面粗糙度閾值是 1nm。為了達到這種平滑度，需要執(zhí)行化學機械平坦化 (CMP)，這對于混合鍵合來說是非常關(guān)鍵的工藝。

拋光后，需要在整個流動過程中始終保持這種光滑度。避免任何可能損壞該表面的步驟，例如嚴厲的清潔。即使是用于晶圓分類的探測也需要進行調(diào)整，以免表面受到損壞。

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晶圓到晶圓（W2W）或芯片到晶圓(D2W)

首先討論W2W（Wafer-to-Wafer ）還是D2W（Die-to-Wafer）。混合鍵合可以通過晶圓到晶圓 (W2W) 或芯片到晶圓 (D2W) 工藝來完成。W2W 意味著兩個制造好的晶圓直接鍵合在一起。W2W 提供更高的對準精度、吞吐量和鍵合良率。鑒于 W2W 相對容易，目前絕大多數(shù)混合綁定都是通過 W2W 完成的。

W2W鍵合良率更高的原因在于對準和鍵合步驟是分開的。在 W2W 工具中，有一個單獨的腔室（chamber）來執(zhí)行對齊。一旦頂部和底部晶圓對齊，它們就會被移入鍵合室（bonding chamber，處于真空中），在那里用一點力將它們壓在一起，大約 20 分鐘后，形成初始預鍵合。

W2W 的關(guān)鍵在于它是一個更加干凈的過程，步驟更少。在對準和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分割是顆粒污染的一個來源，僅發(fā)生在鍵合之后。由于它是晶圓級工藝，因此還可以為對準步驟提供更多的時間，因此較長的對準時間不會像芯片級工藝那樣損害良率。

腔室內(nèi)也沒有發(fā)生太多運動，因此腔室內(nèi)本身的污染物較少。目前，W2W鍵合機可以實現(xiàn)50nm以下的對準精度。W2W鍵合已經(jīng)是一個成熟的工藝并且不是特別昂貴。證據(jù)是我們看到它廣泛應(yīng)用于大眾市場產(chǎn)品，如 3 層圖像傳感器和 NAND。

W2W 鍵合效果很好，但一個主要限制是無法執(zhí)行晶圓分類來選擇已知良好的芯片 (KGD)。這會導致將有缺陷的芯片粘合到良好的芯片上，從而導致良好硅的浪費。

鑒于此，W2W 用于良率高的晶圓，這通常意味著較小的設(shè)計。在下圖中我們可以看到W2W和D2W的芯片面積和成本之間的關(guān)系。在較小的芯片尺寸上，W2W 更便宜，因為晶圓產(chǎn)量會更高。然而，當我們采用更大的芯片尺寸時，W2W 成本曲線變得更加陡峭，這主要是由丟失的好芯片的成本驅(qū)動的。隨著芯片尺寸的增大，每個晶圓上的良好芯片部分會減少，從而導致有缺陷的芯片和良好芯片的接合更多。

我們可以看到，W2W 用于具有高產(chǎn)量的較小芯片：CMOS 圖像傳感器、3D NAND，并且在邏輯方面到目前為止僅用于Graphcore?的Bow IPU。

雖然 Graphcore Bow IPU 是一款較大的 HPC 芯片，但頂部芯片不是前沿邏輯，而是用于電力傳輸?shù)臒o源電容器芯片，因此其良率應(yīng)該相當高，并且硅片要便宜得多。W2W 的另一個缺點是頂部芯片和底部芯片的尺寸必須一致，因此這限制了異構(gòu)集成選項的靈活性。

關(guān)于成本有多種杠桿。主要是晶圓成本、D0（缺陷密度）和建和良率。這些杠桿中的每一個都可能導致更高或更低的成本。請注意，這些是強調(diào)這一點的示例圖。不要使用下面的圖表，因為它沒有顯示實際的鍵合成本。

可以看出，D2W 在小芯片上更昂貴，但在大芯片上，情況就相反了。W2W 更貴。僅測試和鍵合已知良好芯片 (KGD) 的能力至關(guān)重要，這也是晶圓芯片 (D2W) 率先實現(xiàn)產(chǎn)品化的原因，而不是冒著缺陷堆積和浪費優(yōu)質(zhì)硅的風險。它可以應(yīng)對較差的良率，但仍然具有商業(yè)上可行的產(chǎn)品。

為了克服限制，我們需要使用 D2W。D2W 鍵合更具挑戰(zhàn)性。執(zhí)行晶圓分類后，KGD 從頂部晶圓上分離出來，并通過拾放工具單獨附著到基礎(chǔ)晶圓上。這在鍵合方面更具挑戰(zhàn)性，因為每個晶圓有更多的鍵合步驟。這些額外的步驟會引入更多的顆粒污染，尤其是來自芯片分割和拾放期間鍵合頭的移動的顆粒污染。

D2W 可以是一個“collective”工藝，其中 KGD 對齊并首先臨時粘合到重構(gòu)的載體晶圓上。然后將重構(gòu)的載體晶圓鍵合到基礎(chǔ)晶圓上以進行實際的預鍵合。這是為了像 W2W 一樣將對準和粘合分開，并允許在最終預粘合、、鍵合之前進行清潔步驟，以清除已積累的任何污染物。缺點是涉及額外的步驟，并且額外的 W2W 鍵合步驟會產(chǎn)生更多的對準錯誤機會。

這實際上是一個簡單的流程，因為底部芯片也可以在載體晶圓上重構(gòu)。因此，頂部和底部芯片都是從原始硅晶圓上切割而成，并且對 KGD 進行分類。兩組芯片都粘合到各自載體上的精確位置上。然后，通過 W2W 工藝粘合 2 個承載晶圓。這是在臺積電 SOIC 中完成的。因此，每個 AMD 3D V 緩存芯片（底部 CPU 芯片到載體、3D V 緩存小芯片到載體、2x 虛擬硅到載體）和晶圓上晶圓都使用 5 個鍵合步驟。

重構(gòu)的流程還可以用于異構(gòu)集成的更極端的選擇。英特爾在 IEDM 2022 上展示了“準單片芯片 (QMC：quasi-monolithic chips)”應(yīng)用的一個例子是一個封裝，頂部和底部各有 2 個芯片的異構(gòu)集成。對于頂部和底部，每個芯片都連接到載體晶圓上。然后用厚的無機氧化物（例如SiO2）對晶圓進行模制。W2W 鍵合已完成。然后模制的芯片被分割并附著到封裝基板上以完成流程。

請注意，重構(gòu)區(qū)域中可能存在 TSV。

直接 D2W （Direct D2W）鍵合是將單個芯片直接放置到目標晶圓上進行預接合。Direct D2W 還不太成熟，但由于流程簡化，未來似乎會更多地使用直接 D2W。集體 D2W（collective D2W ） 的好處之一是可以執(zhí)行清潔，然后直接發(fā)送到對準室以減少污染。最近推出的 D2W 集群工具可以重新創(chuàng)建此流程，從而減少此集體流程的好處。此外，D2W 更適合更精細的焊盤間距，因為對準變得更具挑戰(zhàn)性，因此消除 W2W 步驟是有好處的，這會在 W2W 步驟中引入額外的未對準風險。

鑒于 D2W 混合鍵合的工藝挑戰(zhàn)和成本，當前的應(yīng)用受到限制。AMD 是 2022 年的第一個采用者，并且迄今為止仍然是唯一的采用者。

需要注意的一件事是，W2W 在對準方面遠遠領(lǐng)先于 D2W，因此，如果您的設(shè)計不是異構(gòu)的，并且晶圓良率足夠高，那么它實際上將是一種更準確、更高良率的工藝。這種更精細的間距還將解鎖許多 D2W 尚未進入的新用例。

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混合鍵合工藝流程

接下來讓我們更詳細地了解 D2W 和 W2W 的流程。

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TSV形成

正如我們上面提到的，需要 TSV 來向封裝中的所有芯片傳輸電源和信號。想象一下傳統(tǒng)的倒裝芯片封裝。該芯片僅需要一側(cè)互連即可接收電力并與封裝基板進行數(shù)據(jù)通信。該互連層具有連接到無源布線層（也稱為“金屬層”或“線路后端”/BEOL）的凸塊，無源布線層為開關(guān)和處理數(shù)據(jù)的晶體管層提供電源和信號。

對于 3DIC，底部的芯片需要能夠與其下方的封裝基板以及頂部的芯片進行通信，因此芯片的兩側(cè)都需要互連。這就是 TSV 的用武之地。TSV 有多種變體，具體取決于它們在流程中的制造時間。TSV 可以是“先通孔”（即先在晶體管層之前在硅中制造），也可以是“中間通孔”（即在晶體管層完成之后且在金屬層之前制造），或者是BEOL 之后繁榮“后通孔”（即先在晶體管層之前制造）。

3DIC 最常見的是“中間通孔”方法，因為 TSV 在金屬層之間運行，一直延伸到晶體管層，并在芯片背面顯露出來，因此芯片的兩側(cè)現(xiàn)在都有一層互連我們將對此進行描述。

晶圓上涂有光刻膠，然后使用光刻法進行圖案化。然后，使用深反應(yīng)離子蝕刻 (DRIE：Deep Reactive Ion Etch) 將 TSV 蝕刻到硅中，以在晶圓深處形成高深寬比溝槽，但這不會穿過整個晶圓。使用化學氣相沉積 (CVD) 沉積絕緣層（SiOX、SiNx）和阻擋層（Ti 或 Ta）。這些層是為了防止銅擴散到硅中。然后，使用物理氣相沉積 (PVD) 沉積銅種子層（copper seed layer）。該種子層沉積在溝槽中，然后使用電化學沉積 (ECD) 進行填充。這形成了 TSV。然而，該過程尚未完成，因為背面尚未顯露通孔。為了顯露 TSV，需要對 TSV 背面進行拋光，并且在某些情況下進行蝕刻，以減薄背面并隨后顯露出 TSV。一旦完成，晶圓就可以繼續(xù)形成 BEOL。

TSV 的形成并不簡單，而且可能非常耗時，特別是由于需要深蝕刻。我們知道 TSV 形成是 HBM 和?CoWoS?生產(chǎn)的瓶頸。一些客戶從硅中介層轉(zhuǎn)向 CoWoS-R的原因之一是為了避免硅中介層中昂貴的 TSV 工藝。

混合鍵層形成

在晶圓的鍵合界面之后，混合鍵合層被制造在晶圓的 BEOL 頂部。無論W2W還是D2W都是一樣的。這是一層帶有細間距銅通孔圖案的介電薄膜。電介質(zhì)，通常是碳氮化硅 (SiCN)，是通過?PECVD?沉積的。然后形成焊盤。使用光刻技術(shù)對銅焊盤的孔進行圖案化并蝕刻掉。沉積阻擋層和種子層，然后使用典型的銅鑲嵌工藝鍍銅。

然后，進行 CMP 步驟來研磨并平滑電介質(zhì)表面，并獲得正確的銅輪廓。銅焊盤的一個顯著特征是它們凹入約 1 微米間距。如前所述，光滑的表面對于形成良好的粘合至關(guān)重要。電介質(zhì)的粗糙度必須控制在 0.5nm 以內(nèi)，銅焊盤的粗糙度必須控制在 1nm 以內(nèi)。

HB 接口的一個特征是銅焊盤最初凹入介電層下方約 5 納米。這是為了確保銅在退火過程中不會妨礙初始電介質(zhì)-電介質(zhì)鍵合。如果銅凹陷得太深，則可能無法正確形成銅-銅鍵合。

在對銅和其他金屬進行 CMP 時，由于過度拋光以及金屬和電介質(zhì)的柔軟度不同，經(jīng)常會出現(xiàn)凹陷現(xiàn)象。雖然并不理想，但這種現(xiàn)象并不嚴重，并且可以解決。需要控制凹陷的精確輪廓，以防止鍵合過程中銅過度/生長不足。

為了獲得正確的凹陷輪廓，需要結(jié)合低和高銅去除漿料的多個 CMP 步驟。CMP 是混合鍵合的關(guān)鍵工藝，可實現(xiàn)非常光滑的表面和最佳輪廓。

在 ECTC 上，索尼展示了當間距降至 1 微米時，最好讓銅突出而不是凹陷。

晶圓分類/分割

僅對于 D2W，執(zhí)行晶圓分類，并對 KGD 進行分割并在載體晶圓或帶框架上重組，以便可以對其進行進一步處理。如上所述，HB 給傳統(tǒng)晶圓分類工藝帶來了新的復雜性。晶圓分類涉及用探針探測晶圓凸塊或焊盤以執(zhí)行電氣測試。

探測可能會對銅焊盤表面造成少量損壞，從而破壞 CMP 過程中表面的光滑度。雖然對焊盤的損壞很小并且在大多數(shù)情況下通?？梢越邮?，但 HB 對少量的形貌變化更加敏感，因為這些變化會影響粘合質(zhì)量。解決此問題的一種方法是在初始 CMP 中對此進行補償，然后執(zhí)行另一輪 CMP 后探測，以消除探測造成的任何損壞。

對于分割/切割，一個問題是過程中產(chǎn)生的顆粒。一般不使用刀片劃片，因為它最臟：導致大量顆粒和大量良率損失。激光切割和等離子切割優(yōu)于刀片切割，因為它們是更清潔的工藝，但仍然會產(chǎn)生顆粒物質(zhì)。等離子切割是最極端的方法，其機制與蝕刻掉分隔芯片的劃線類似。然而，考慮到蝕刻整個晶圓所需的時間，這個吞吐量要低得多。迪斯科是這方面的領(lǐng)導者。

一種緩解技術(shù)是首先在晶圓上涂上一層保護層。顆粒落在保護層上，當保護層被剝離時，顆粒可以與保護層一起被去除。雖然這有助于解決分割過程中的顆粒問題，但可能會留下保護層的殘留物，并且剝離過程也可能對 HB 層造成一些表面損壞，從而增加表面粗糙度。

等離子激活和清潔

現(xiàn)在對 2 個晶圓進行處理，為粘合做好準備。它們經(jīng)過 N2 等離子體處理以激活表面。等離子處理改變了表面的特性，以增加表面能并使其更加親水。使兩個表面更加親水可以使表面促進氫鍵結(jié)合。這有助于在室溫下實現(xiàn)下一步中發(fā)生的初始弱電介質(zhì)-電介質(zhì)預鍵合。 ? 處理后，進行最終清潔以清除任何積累的顆粒。重要的是，在鍵合之前，傳入的晶圓盡可能干凈。清潔需要徹底但又不能造成損壞，以保持 HB 接口的完整性。 ? 最好的方法似乎是在兆聲波輔助下進行去離子水清潔。使用洗滌器或基于等離子的清潔可能會造成太大的破壞和/或引入污染物。

鍵合Bonding

現(xiàn)在是鍵合步驟。更準確地說，它更像是“預鍵合”，因為此步驟僅形成初始電介質(zhì)-電介質(zhì)鍵合，只是弱范德華鍵。我們將分別介紹 W2W 和 D2W 方法的流程。

（1）W2W鍵合W2W bonding

W2W鍵合良率更高的原因在于對準和鍵合步驟是分開的。首先是對齊步驟。W2W 對齊有多種技術(shù)。過去，紅外掃描儀用于檢查兩塊晶圓之間的對準情況。一個限制是一個晶圓必須對紅外線透明。這不適用于 CMOS 晶圓，因為紅外線無法透過金屬層。

EVG?在 W2W 接合領(lǐng)域占據(jù)主導地位，擁有獲得專利的 SmartView 對準技術(shù)。有 2 個相互校準的相機，一臺放置在目標晶圓上方，一臺放置在下方。移動固定頂部晶圓的卡盤，以便底部攝像頭可以識別對準標記，并且系統(tǒng)記錄對準標記的位置。頂部晶圓被縮回，然后底部晶圓在相機之間移動，直到頂部相機能夠識別對準標記。對準器現(xiàn)在可以通過計算 2 個對準標記的相對位置來對準 2 個晶圓。為了幫助保持精度和控制，晶圓彼此非常接近（50 微米以內(nèi)），并且卡盤僅在 X 和 Y 平面上移動，在預鍵合之前沒有 Z 軸（垂直）移動。

對準后，晶圓被移入鍵合室，在其中施加小壓力約 20 分鐘將它們壓在一起，形成初始鍵合。

鍵合后檢查可以通過聲學在原位完成，如果對準不充分，則也可以重新加工鍵合。

在 W2W 工具中，有一個單獨的室來執(zhí)行對齊。一旦頂部和底部晶圓對齊，它們就會被移入鍵合室（處于真空中），在那里用一點力將它們壓在一起，大約 20 分鐘后形成初始預鍵合。W2W 的關(guān)鍵在于它是一個更加干凈的過程，步驟更少。在對準和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分割是顆粒污染的一個來源，僅發(fā)生在鍵合之后。

由于它是晶圓級工藝，因此還可以為對準步驟提供更多的時間，因此較長的對準時間不會像芯片級工藝那樣損害產(chǎn)量。腔室中也沒有發(fā)生太多運動，因此腔室本身產(chǎn)生的污染物較少。目前，W2W鍵合機可以實現(xiàn)50nm以下的對準精度。W2W鍵合已經(jīng)是一個成熟的工藝并且不是特別昂貴。證據(jù)是我們看到它廣泛應(yīng)用于大眾市場產(chǎn)品，如索尼、Omnivison 和三星的圖像傳感器，以及長江存儲、西部數(shù)據(jù)和 Kioxia 的 NAND。

（2）D2W鍵合D2W bonding

D2W 接合是通過拾放工具完成的。

底部目標晶圓位于晶圓卡盤上。將待粘合的芯片面朝上放置在膠帶框架上。翻轉(zhuǎn)臂收集單個芯片并將其翻轉(zhuǎn)，使芯片的背面朝上位于翻轉(zhuǎn)器上。有一個高架鍵合臂，可利用鍵合頭上的真空吸力拾取翻轉(zhuǎn)的芯片。

審核編輯：黃飛

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