引言

組合邏輯電路的設(shè)計(jì)就是將實(shí)際的，有因果關(guān)系的問(wèn)題用一個(gè)較合理、經(jīng)濟(jì)、可靠的邏輯電路來(lái)實(shí)現(xiàn)。一般來(lái)說(shuō)在保證速度、穩(wěn)定、可靠的邏輯正確的情況下，盡可能使用最少的器件，降低成本是邏輯設(shè)計(jì)者的任務(wù)。本文將組合邏輯電路的設(shè)計(jì)的實(shí)例引入到EDA中，進(jìn)一步將電子設(shè)計(jì)自動(dòng)化EDA（Electronic Design Automation）應(yīng)用于數(shù)字電子技術(shù)教學(xué)中，而Multisim9軟件是一個(gè)專(zhuān)門(mén)用于電子線路仿真與設(shè)計(jì)的EDA工具軟件，為該課程的教學(xué)和學(xué)習(xí)打下一個(gè)良好的基礎(chǔ)。

1 Multisim9軟件及其特點(diǎn)

Multisim9軟件是加拿大IIT公司在推出EWB基礎(chǔ)上的一款更新、更高版本的電路計(jì)與仿真軟件，可以對(duì)模擬、數(shù)字和混合電路進(jìn)行電路性能仿真和分析，作為一個(gè)高度互動(dòng)且易于使用的工具，它可以幫助學(xué)生深刻理解電路理論與行為。

①直觀的圖形界面：整個(gè)操作界面就像一個(gè)電子實(shí)驗(yàn)工作臺(tái)，繪制電路所需的元器件和仿真所需的測(cè)試儀器均可直接拖放到屏幕上，輕點(diǎn)鼠標(biāo)可用導(dǎo)線將它們連接起來(lái)，軟件儀器的控制面板和操作方式都與實(shí)物相似，測(cè)量數(shù)據(jù)、波形和特性曲線如同在真實(shí)儀器上看到的一樣。②豐富的元器件庫(kù)：Multisim9大大擴(kuò)充了EWB的元器件庫(kù)，包括基本元件、半導(dǎo)體器件、運(yùn)算放大器、TTL和CMOS數(shù)字IC、DAC、ADC及其他各種部件，且用戶可通過(guò)元件編輯器自行創(chuàng)建或修改所需元件模型。③強(qiáng)大的虛擬儀器功能。為用戶提供多種虛擬測(cè)儀器，虛擬測(cè)試儀器的面板與實(shí)際儀器相似，在平臺(tái)上可隨時(shí)調(diào)用各種儀器對(duì)電路進(jìn)測(cè)試、分析;能直接顯示有關(guān)數(shù)據(jù)或波形，具有數(shù)據(jù)存儲(chǔ)功能。

2 組合邏輯電路設(shè)計(jì)在EDA技術(shù)中的應(yīng)用

2.1 組合邏輯電路設(shè)計(jì)過(guò)程組合邏輯電路在邏輯功能上的特點(diǎn)是：這種電路在任何時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入信號(hào)，而與這一時(shí)刻輸入信號(hào)作用前電路原來(lái)的狀態(tài)沒(méi)有任何關(guān)系。其電路結(jié)構(gòu)基本上由邏輯門(mén)電路組成，只有從輸入到輸出的通路，沒(méi)有從輸出反饋到輸入的回路，這類(lèi)電路沒(méi)有記憶功能。組合邏輯電路設(shè)計(jì)的一般過(guò)程是：①分析事件的因果關(guān)系，并用二值邏輯的0與1列出真值表。②把真值表轉(zhuǎn)換為對(duì)應(yīng)的邏輯函數(shù)。③根據(jù)電路的具體要求和器件的資源情況等因素選定器件的類(lèi)型。④將邏輯函數(shù)化簡(jiǎn)或變換成與所選用的器件類(lèi)型相一致。⑤根據(jù)化簡(jiǎn)或變換后的邏輯函數(shù)，畫(huà)出邏輯電路圖。⑥根據(jù)邏輯電路圖，用選定的器件實(shí)現(xiàn)具體的電路裝置，并進(jìn)行調(diào)試完成。

邏輯化簡(jiǎn)是組合邏輯電路設(shè)計(jì)的關(guān)鍵步驟之一。但最簡(jiǎn)設(shè)計(jì)不一定是最佳的，一般情況在保證速度，穩(wěn)定可靠與邏輯關(guān)系清晰的前提下，應(yīng)盡量使用最少的器件，以降低成本，減少體積。

2.2 應(yīng)用舉例①舉重裁判判決電路。A、B、C三個(gè)舉重裁判對(duì)運(yùn)動(dòng)員成績(jī)判決，其中A為主裁，具有否決權(quán)。當(dāng)兩個(gè)以上裁判認(rèn)可時(shí)（須含有主裁），運(yùn)動(dòng)員成績(jī)有效，用與非門(mén)實(shí)現(xiàn)。分析設(shè)計(jì)要求，列出真值表。設(shè)A、B、C三個(gè)裁判對(duì)運(yùn)動(dòng)員成績(jī)進(jìn)行判決，同意用1表示，不同意用0表示，Y為表決結(jié)果，同意用1表示，不同意用0表示，同時(shí)還應(yīng)考慮A為主裁，具有否決權(quán)。②由真值表寫(xiě)出邏輯表達(dá)式Y(jié)=ABC+ABC+ABC。③由卡諾圖化簡(jiǎn)后，變換為與非表達(dá)式。④根據(jù)輸出邏輯函數(shù)畫(huà)邏輯圖。

2.3 測(cè)試電路創(chuàng)建本文中的電路測(cè)設(shè)電路圖3所示，具體步驟如下：

①在元器件庫(kù)中單擊Sources，列表中選中VCC，單擊OK按鈕確認(rèn)取出電源5V。②其他元器件依次類(lèi)推，可參照以下說(shuō)明使用。1）UIA、UIB、UIC與非門(mén)在TTL74LS→中選擇74LSOON。2）J1、J2、J3開(kāi)關(guān)在Electro_Mechanical→Component Browser→SPDT_SB0 3）X1指示燈在Indicators→中選擇PROBE_DIC_RED。

2.4 測(cè)試方法說(shuō)明及結(jié)果觀察啟動(dòng)Multisim的仿真開(kāi)關(guān)后，將開(kāi)關(guān)分別設(shè)置為key=B、key=A、key=C，同時(shí)右邊輸出指示燈設(shè)置為Y，根據(jù)鍵盤(pán)字母的敲擊，Y指示燈開(kāi)始變化，從000至111循環(huán)顯示，本例顯示的是當(dāng)ABC=91時(shí)，判決結(jié)果正確，指示燈Y照亮，剩下的情況以此類(lèi)推。

3 結(jié)論

綜上所述，組合邏輯電路設(shè)計(jì)的例子很多，只有在不斷設(shè)計(jì)中才能找到學(xué)習(xí)的樂(lè)趣，通過(guò)EDA軟件的使用，切實(shí)感受到了EDA軟件功能的強(qiáng)大，為我們?cè)O(shè)計(jì)出更多更好的組合邏輯電路實(shí)例打下了堅(jiān)實(shí)的基礎(chǔ)，更進(jìn)一步加深了EDA軟件在教學(xué)中的應(yīng)用，為我們?cè)陔娮与娐返淖x圖及分析電子電路的能力方面帶來(lái)了幫助。