以門級網(wǎng)表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

布局布線之前可以認為是前端，布局布線到流片是后端。

** 前端：邏輯設(shè)計，RTL ——》 Netlist 門級網(wǎng)表；

**

** 后端：物理設(shè)計，Netlist 門級網(wǎng)表 ——》 物理版圖；**

Synthesis：綜合，主要任務(wù)是將 RTL 代碼 轉(zhuǎn)成 門級網(wǎng)表；

典型的網(wǎng)表文件由單元（Cell）、引腳（Pin）、端口（Port）、網(wǎng)絡(luò)（Net）組成。

Synthesis 輸入：RTL 代碼，工藝庫，約束

Synthesis 輸出：Netlist 門級網(wǎng)表（用于布局布線），標準延遲文件（用于時序仿真）；綜合后的報告；

功能仿真

驗證 RTL 代碼設(shè)計的功能正確性，沒有加入延時信息，又叫前仿真，工具有 Mentor 的 Modelsim ，Synopsys 的 VCS，Candence 的 NC-Verilog。 在綜合、布局布線以后，有加入延時的后仿真（時序仿真）。

Synthesis 綜合

邏輯綜合的結(jié)果（目的）是把 HDL 代碼翻譯成門級網(wǎng)表 netlist ，工具有 Synopsys 的 Design Compiler（簡稱 DC） ，門級網(wǎng)表拿去布局布線。

DFT 可測性設(shè)計

DFT（Design for Test）可測性設(shè)計 ，為了測試而加入的設(shè)計，常見技術(shù) ：

（1） Scan Chain（掃描鏈） ，針對時序電路，測試寄存器（Flip-Flop）和組合邏輯；

（2） MBIST （Memory Bulit-in Self Test，內(nèi)建自測試），測試芯片中存儲資源， rom 和 ram，在設(shè)計中插入內(nèi)建自測試邏輯；

（3） Boundary Scan（邊界掃描） ，測試封裝與 IO、芯片間互聯(lián)，主要邏輯有 TAP Controller 和 Boundary Scanchain）、JTAG（JTAG 是boundary scan design中用到的一個基本結(jié)構(gòu)）。

ATPG（Automatic Test Pattern Generation，自動測試向量生成，基于掃描鏈，根據(jù)算法推算出應(yīng)該加載到掃描鏈上的激勵序列和期望序列，這樣的序列稱為測試向量）；

DFT 構(gòu)建硬件結(jié)構(gòu)，ATPG 生成測試向量。

形式驗證

形式驗證，屬于驗證范疇 ，從 **功能上 **對綜合后的網(wǎng)表進行驗證，常用的是 等價性檢驗 ，以功能驗證后的 HDL 設(shè)計為參考，對比綜合后的網(wǎng)表功能，檢驗是否在功能上存在等價性， 保證綜合后沒有改變原先 HDL 描述的功能 。

形式驗證工具有 Synopsys 的 Formality。

STA 靜態(tài)時序分析

STA 靜態(tài)時序分析（Static Timing Analyse），屬于驗證范疇，從時序上對綜合后的網(wǎng)表進行驗證，檢查電路是否存在建立時間、保持時間等違例。

注意 STA 和 形式驗證的不同，STA 從時序上驗證，形式驗證從功能上驗證 。

STA 工具有 Synosys 的 Prime Time。