實現(xiàn)14納米芯片生產(chǎn)可能會比原先想象的更困難，出席國際物理系統(tǒng)研討會（ISPD）的專家指出。ISPD是全球下一代半導體設計師薈萃的年會。

　　半導體縮微過去通常可實現(xiàn)更小、更快的芯片，因為時鐘速度和電源電壓分別直接與器件尺寸成反比。

　　不幸的是，由于原子尺度問題帶來的電路和物理設計限制（比如由超薄柵氧化物導致的晶體管漏電流），在過去的幾代工藝技術，時鐘速度和電源電壓的變化很小。人們采取了許多治標不治本的措施，如更厚的高k電介質(zhì)。但這些舉措只是拖延了對根本問題的解決，直到面對14納米節(jié)點已無計可施，IBM的杰出工程師 James Warnock在其《14納米技術節(jié)點面臨的電路和物理設計挑戰(zhàn)》一文中表示。

　　“14納米節(jié)點給設計師帶來了許多挑戰(zhàn)，因為前幾代已經(jīng)推遲了通過縮微解決問題的這一嘗試，” Warnock說，“結果是近似（Nearish），最終將取決于經(jīng)濟因素，但在14納米，單獨依靠縮微，沒辦法再獲得更高性能?！?/p>

　　Warnock 稱，縮微的最大問題是晶體管漏電流的一直增加，在以前節(jié)點，設計師使用較陡的亞閾值斜坡來緩解這一問題，最近的手段是采用高k電介質(zhì)。在光刻技術中，通過雙重圖形（Double Patterning）彌補缺乏商用遠紫外線光刻技術（EUV）的缺憾。但在14納米，上述權宜之計都沒用，Warnock說。

　　圖：多柵極3DFinFET將在實現(xiàn)14納米工藝技術節(jié)點中扮演重要角色，IBM的研究科學家James Warnock稱。資料來源：IBM

　　“為解決漏電流問題，多柵極3DFinFET已經(jīng)出現(xiàn)在22納米（英特爾），而其它芯片制造商也在迅速采用，”Warnock說，“FinFET器件與生俱來地具有更陡峭的閾值斜坡和更優(yōu)良的隨機摻雜波動（RDF）指標，但它也引入新的變異源 ——例如鰭（Fin）的寬度和高度變異。”

　　FinFET的3D寬高比還包括諸如線邊緣粗糙化和寄生電容等其它問題，并且還引入了全新問題。例如，F(xiàn)inFET器件只能有整數(shù)個的3D鰭，給設計師帶來他們以前沒遇到過的選擇挑戰(zhàn)，如要使用多少個鰭？

　　鰭海（The sea-of-fins）是種方案，它是在晶體管的整個表面上插布幾十個鰭，并采用蝕刻步驟將其中許多鰭除去。然而，需要能反映新約束的新設計工具，以幫助工程師在多柵結構中，決策如何選擇鰭的數(shù)量及其排布的間距。

　　3D 需要多重圖形（Multi-patterning）是平版印刷受到的新限制，為此，也需要新工具以支持兼容標準庫的FinFET架構的協(xié)同設計。較高的 RC延遲也給自動布線器在識別和優(yōu)化不會縮微到14nm的線平面和過孔時帶來顯著壓力。隨著電流密度在 “熱”線上的增加，新工具還需要緩解電遷移問題，以確保在14nm，芯片的壽命不會受到不利影響。

　　在先進節(jié)點的可制造性設計專會做報告的其他科學家有：東芝科學家茂樹野島詳細介紹了光學多重圖形問題；日本東京大學的科學家Rimon Ikeno介紹了先進工藝節(jié)點的電子束使用技巧；國立***大學的科學家林崇偉（Chung-Wei Lin）提出一種結構化的布線體系結構，它采用字符投影疊加來約束過孔布局和線跡交疊，以減少先進節(jié)點所需的布局樣式。