通常，在設(shè)計射頻匹配網(wǎng)絡(luò)時，需要兼顧幾個方面：端口的阻抗匹配必須一致，插入損耗盡可能小，帶外衰減盡可能大，PA功率與效率盡可能高，元件個數(shù)盡可能少。針對CMT2300A射頻匹配網(wǎng)絡(luò)設(shè)計，有DirectTie和SwitchType兩種匹配方法。

直連（DirectTie）匹配電路無需RF開關(guān)，TX和RX通路阻抗變換后直連到天線。CMOSTEKDirectTie匹配優(yōu)化了電路結(jié)構(gòu)，采用較少的元器件，既可滿足CE/FCC規(guī)范，又實(shí)現(xiàn)高接收靈敏度，高效率和大功率輸出。

1、L1是扼流電感。

2、C8-C11是電源退耦電容，用于減少PA輸出對電源的影響。根據(jù)實(shí)際的應(yīng)用需求要做適當(dāng)調(diào)整。

3、C1是隔直電容，并且與L2的部分電感在工作頻點(diǎn)形成諧振起到諧波抑制作用。

4、上圖標(biāo)識的A點(diǎn)為直連點(diǎn)，該點(diǎn)的阻抗是50Ω。

5、L2，C2和L3組成TX匹配網(wǎng)絡(luò)，實(shí)現(xiàn)PA輸出和直連點(diǎn)阻抗匹配。

6、C6，L6，C7，L7，L8組成RX巴倫匹配網(wǎng)絡(luò)，實(shí)現(xiàn)接收機(jī)的輸入阻抗和直連點(diǎn)匹配，并使得接收信號到達(dá)差分輸入口RFIP，RFIN處時幅度相等，相位相差180度。

7、L4，C3，L5為50Ω到50Ω的T型低通濾波匹配網(wǎng)絡(luò)。

8、Y1推薦用頻率容差±20ppm的26MHz晶體，可接受的晶體頻率容差取決于用戶產(chǎn)品通訊系統(tǒng)的要求，如頻率，信道，帶寬等。

9、C4，C5為晶體負(fù)載電容（注意芯片內(nèi)部已經(jīng)集成了約4pF的負(fù)載電容，以CL=15pF的26MHz晶體為例，折合晶體相連走線分布電容2pF，C4和C5取值約15*2-4-2=24pF）。

10、C12-C15濾波電容，在布線不合理或走線太長情況下，串口CSB，F(xiàn)CSB，SDIO，SCLK管腳容易受到干擾，功率輸出（20dBm）越大，工作頻率越低，受干擾的概率越大，建議靠近四個管腳預(yù)留到地電容（27pF）濾除射頻干擾。

推薦客戶參考CMOSTEK直連（DirectTie）匹配的設(shè)計，TX和RX通路到直連點(diǎn)之間的網(wǎng)絡(luò)盡量采用官方推薦的相同值的元件。而天線匹配濾波網(wǎng)絡(luò)（L4，C3，L5），要根據(jù)天線阻抗，成本要求，是否要求滿足CE/FCC規(guī)范等因素，來調(diào)整濾波器的階數(shù)和元件值。如線路板面積受限，建議L1-L8，仍采用高Q值疊層0603電感（如SunlordSDCL1608系列），但電容都可采用0402封裝。

CMOSTEK直連（DirectTie）匹配PCBLayout為兩層布線設(shè)計。

說明如下

1、射頻信號路徑盡量的直且短，減小射頻信號輸入與輸出的的損耗。

2、射頻走線應(yīng)該盡量平整，以減小傳輸線上的阻抗波動而產(chǎn)生反射。在上圖中L2到P1間走線為50Ω阻抗傳輸線。本參考設(shè)計中，雙面板為FR4板材，介電常數(shù)Er=4.6，銅皮厚1oz，PCB板厚0.8mm，當(dāng)取傳輸線寬度為1mm左右，且傳輸線與包地（GND）的間隙設(shè)定為0.35mm時，就可得到阻抗為50歐姆的傳輸線。

3、盡量不要有絲印落在射頻路徑上，絲印會影響傳輸線阻抗。

4、L1離PA管腳盡量近。相鄰電感盡量正交擺放，可減少相互耦合。

5、直連結(jié)合點(diǎn)的分支網(wǎng)絡(luò)（上圖C2，L7和C7相連部分）要盡量短。

6、射頻通路，晶振電路和IC的下方相鄰層要有完整的鋪地（GND）。

7、TX和RX通路間要有GND網(wǎng)絡(luò)進(jìn)行隔離。