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臺積電早期5nm測試芯片良率80%,HVM將于2020上半年推出

章鷹觀察 ? 來源:電子發(fā)燒友整理 ? 作者:章鷹 ? 2019-12-16 08:41 ? 次閱讀

編者按:據(jù)臺媒消息,目前臺積電的前5大客戶包括蘋果、海思AMD、比特大陸和賽靈思積極搶產(chǎn)能的情況。其中,蘋果及華為的5納米芯片已經(jīng)流片成功,預計蘋果A14及華為麒麟新處理器都會最先使用上5納米制程,而高通預定之后的驍龍875處理器也將會由三星轉回臺積電的5納米生產(chǎn)。手機芯片、AI芯片依賴制程工藝提升,在性能上有明顯的提升,可以加強其在旗艦機型和產(chǎn)品的市場領先地位。近期的IEEE 國際電子器件大會(IEDM 2019)上,臺積電概述了其在 5nm 工藝上取得的初步成果。

在近期舉辦的 IEEE 國際電子器件大會(IEDM 2019)上,臺積電概述了其在 5nm 工藝上取得的初步成果。目前,該公司正在向客戶提供基于 N7 和 N7P 工藝的產(chǎn)品。但在向 5nm 進發(fā)的時候,兩者共享一些設計規(guī)則。據(jù)悉,與 7nm 衍生工藝相比,N5 新工藝將增加完整的節(jié)點,并在 10 層以上廣泛使用 EUV 技術,以減少 7nm+ 制程的總步驟。此外,臺積電會用上第五代 FinFET 技術。


TSMC 表示,其 5nm EUV 可將密度提升約 1.84 倍、能效提升 15%(功耗降低 30%)。當前測試的芯片有 256 Mb SRAM 和一些邏輯器件,平均良率為 80%、峰值為 90% 。

顯然,盡管新工藝能夠縮小現(xiàn)代移動芯片的大小,但收益率要低得多。目前新技術正在處于早期測試階段,預計可在 2020 上半年轉入量產(chǎn),預計 5nm 成品芯片可在 2020 下半年準備就緒。

目前 TSMC 7 nm 工藝可在每平方面積上堆積 1 億個晶體管(約 96.27 mTr / mm2),5nm 新工藝可達 177.14 mTr / mm2作為試產(chǎn)的一部分,TSMC 會制造大量的測試芯片,以驗證新工藝是否如預期般推進。其中包括一種靜態(tài)隨機存儲(SRAM),以及一種 SRAM + 邏輯 I/O 芯片。

TSMC 展示了具有大電流(HC)和高密度(HD)特性的 SRAM 單元,尺寸分別為 25000 / 21000 平方納米。同時,該公司正在積極推廣有史以來最小的 HD SRAM 。

至于組合芯片,TSMC 表示其包含了 30% SRAM、60% 邏輯(CPU / GPU)、以及 10% 的 IO 組件。SRAM 部分為 256 Mb,所占面積為 5.376 平方毫米。

不過 TSMC 指出,該芯片不包含自修復電路,意味著我們無需添加額外的晶體管,即可實現(xiàn)這一功能。若 SRAM 占芯片的 30%,則整個芯片面積為 17.92 平方毫米左右。

目前 TSMC 公布的平均良率約為 80%,單片晶圓的峰值良率則高于 90% 。但 17.92 平方毫米的面積,意味著它并非高性能的現(xiàn)代工藝芯片。

通常情況下,芯片制造商會首先咋移動處理器上小試牛刀,以分攤新工藝的高昂成本嗎,比如基于 7nm EUV 的麒麟 990 5G SoC(面積接近 110 平方毫米)。

盡管AMDZen 2 芯片看起來很大,但并非所有組件都采用 EUV 工藝生產(chǎn)。不過展望未來,它也更適合遷移至 5nm EUV 。

在臺積電試產(chǎn)的 CPU 和 GPU 芯片中,眼尖的網(wǎng)友,應該可以看出一些端倪,比如通過芯片可以達成的頻率來逆推良率。

在 TSMC 公布的數(shù)據(jù)中,CPU 可在 0.7 V 電壓下實現(xiàn) 1.5GHz 主頻,并在 1.2 V 電壓下達成 3.25 GHz 頻率。

至于 GPU,圖中顯示可在 0.65 V 時實現(xiàn) 0.66 GHz 頻率,并在 1.2V 電壓下提升至 1.43 GHz 。

對于未來的芯片來說,支持多種通信技術,也是一項重要的能力。因此在測試芯片中,TSMC 還介紹了高速 PAM-4 收發(fā)器

此前,我們已在其它地方見到過 112 Gb / s 的收發(fā)器。而 TSMC 能夠以 0.76 pJ / bit 的能源效率,達成同樣是速率。

若進一步推動帶寬,TSMC 還可在肉眼可見的公差范圍內取得 130 Gb / s 的成績,且此時能效為 0.96 pJ / bit 。(對 PCIe 6.0 等新技術來說是好事)

為了改進越來越復雜的 EUV 工藝,TSMC 在基于 193 nm 的 ArF 浸沒式光刻技術上花費了很多心思。曾經(jīng) 28nm 制程的 30~40 道掩膜,現(xiàn)已在 14 / 10nm 上增加到了 70 道。

有報道稱,一些領先的工藝,甚至超過了 100 道掩膜。好消息是,TSMC 在文中表示,其將在 10 曾以上的設計中廣泛使用精簡掩膜的新技術。

在 IEDM 上,TSMC 還描述了七種不同的晶體管供客戶挑選,包括高端的 eVT 和低端的 SVT-LL,uLVT、LVT 和 SVT(這三種都是低泄漏 / LL 的衍生版本),以及從 uLVT 大幅跳躍到的 eLVT 。

本文資料來自Cnbeta, 本文整理分享。


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