描述：
在《Virtex UltraScale+ FPGA 數(shù)據(jù)手冊(cè)》(DS923) 中，XCVU27P-3E 器件和 XCVU29P-3E 器件的最低量產(chǎn)軟件和速度規(guī)格已從 Vivado 工具 2019.2 v1.28 更新至 Vivado 工具 2020.1.1 v1.30。

XCVU27P-3E 器件和 XCVU29P-3E 器件的速度文件參數(shù)以及速度/溫度等級(jí)在 2020.1.1 版中已更新，包括已糾正了集成塊接口建立時(shí)間和保持時(shí)間參數(shù)。

受此影響的主要集成塊包括：PCIe、Interlaken 和 100G Ethernet MAC。

速度文件更新中，部分參數(shù)要求已放寬，部分參數(shù)要求則進(jìn)一步收緊。

解決方案：
對(duì)于 XCVU27P-3E 器件和 XCVU29P-3E 器件以及速度/溫度等級(jí)設(shè)計(jì)，請(qǐng)使用 Vivado Design Suite 2020.1.1 或更高版本。

您可通過以下方式來評(píng)估時(shí)序問題對(duì)于您使用 Vivado 工具 2019.2 - 2020.1 所構(gòu)建的設(shè)計(jì)產(chǎn)生的影響：在 Vivado 2020.1.1 或更高版本中，對(duì)已完全實(shí)現(xiàn)的設(shè)計(jì)檢查點(diǎn) (.dcp) 文件重新運(yùn)行時(shí)序分析。

如果您的比特流是使用 Vivado 工程模式生成的，則必須找到已完全實(shí)現(xiàn)的 .dcp 文件。

通常，已完全實(shí)現(xiàn)的 .dcp 文件應(yīng)位于如下某一路徑中，具體取決于布線后是否已啟用 phys_opt_design。

project_myDesign.runs/impl_1/myDesign_routed.dcp

project_myDesign.runs/impl_1/myDesign_postroute_physopt.dcp

例如，如果已完全實(shí)現(xiàn)的 .dcp 文件為 myDesign_routed.dcp，則上述命令應(yīng)如下所示：

#Open the final dcp for the finished design open_checkpoint project_myDesign.runs/impl_1/myDesign_routed.dcp #Report timing report_timing_summary -file myDesign_timing_summary_routed.rpt

如果在受影響的主要集成塊上出現(xiàn)時(shí)序違例，則必須在 Vivado 2020.1.1 或更高版本中對(duì)設(shè)計(jì)進(jìn)行重新編譯以達(dá)成時(shí)序收斂。

原文標(biāo)題：面向 XCVU27P-3E 器件和 XCVU29P-3E 器件的 Vivado 2020.1.1 量產(chǎn)速度文件更新

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