AXI-4 Lite接口協議仿真波形解析
AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，從下面的示例圖中就可見一斑。最直接的體現是AXI-4 Lite的突發長度是固定值1。
AXI-4 Lite的接口信號如下圖所示。同樣都是5個獨立通道，但由于突發長度被限制為1，使得某些信號不再需要，例如ARLEN和AWLEN就不再需要了，因為兩者均為0，同時用于顯示突發類型（Burst Type）的ARBURST和AWBURST、表明一筆數據交易的最后一個有效數據WLAST和RLAST均不再需要了。此外，AXI-4 Lite要求數據位寬必須是32-bit或64-bit，故ARSIZE和AWSIZE也不再需要了。
就數據傳輸機制而言，AXI-4 Lite和AXI-4 Memory Mapped是一致的，每個通道都有相應的VALID和READY信號對。
這里我們給出一個仿真波形供大家參考，以便理解AXI-4 Lite接口協議。
寫地址通道
寫數據通道
寫響應通道
讀地址通道
讀數據通道
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
接口協議
+關注
關注
5文章
41瀏覽量
18728
原文標題：AXI-4 Lite與AXI-4 Memory Mapped接口協議有什么區別？
文章出處：【微信號：Lauren_FPGA，微信公眾號：FPGA技術驛站】歡迎添加關注！文章轉載請注明出處。
發布評論請先 登錄
相關推薦
Zynq中AXI4-Lite和AXI-Stream功能介紹
Zynq中AXI4-Lite功能 AXI4-Lite接口是AXI4的子集，專用于和元器件內的控制寄存器進行通信。AXI-Lite允許構建簡單
AXI VIP設計示例 AXI接口傳輸分析
賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對 AXI4 和 AXI4-Lite 進行仿真的 IP。它還可
發表于 07-08 09:24
?1995次閱讀
XADC和AXI4Lite接口：定制AXI引腳
你好，我有一個關于XADC及其AXI4Lite接口輸入的問題。我想在Microzed 7020主板上測試XADC，在通過AXI4Lite接口將Zynq PL連接到XADC向導（參見第一
發表于 11-01 16:07
請問AXI-4流接口有沒有可用的地址線？
的發送引擎。＃1。根據“表2-2：AXI4-流接口端口 - 發送”＆amp;在美國的其他相關部分，我看到這個AXI-4流接口沒有可用的地址線。我錯過了什么嗎？我想知道為什么在這個
發表于 04-28 10:00
AXI4-lite端口可以保持未連接狀態嗎？
我必須通過AXI4-lite接口配置Jesd204b核心，或者我可以簡單地將AXI4-lite端口保持未連接狀態（強制接地）？Jesd204核心示例top沒有提供有關AXI4-Lite
發表于 05-15 09:30
AXI接口協議詳解
突發傳輸； AXI4-Lite：（For simple， low-throughput memory-mapped communication）是一個輕量級的地址映射單次傳輸接口，占用很少的邏輯單元
發表于 10-14 15:31
AMBA 4 AXI4、AXI4-Lite和AXI4-流協議斷言用戶指南
您可以將協議斷言與任何旨在實現AMBA?4 AXI4的接口一起使用?, AXI4 Lite?,
發表于 08-10 06:39
AXI4 、 AXI4-Lite 、AXI4-Stream接口
AXI4 是一種高性能memory-mapped總線，AXI4-Lite是一只簡單的、低通量的memory-mapped 總線，而 AXI4-Stream 可以傳輸高速數據流。從字面意思去理解
如何在Vitis HLS中使用C語言代碼創建AXI4-Lite接口
您是否想創建自己帶有 AXI4-Lite 接口的 IP 卻感覺無從著手？本文將為您講解有關如何在 Vitis HLS 中使用 C 語言代碼創建 AXI4-Lite 接口的基礎知識。
自定義AXI-Lite接口的IP及源碼分析
在 Vivado 中自定義 AXI4-Lite 接口的 IP，實現一個簡單的 LED 控制功能，并將其掛載到 AXI Interconnect 總線互聯結構上，通過 ZYNQ 主機控制，后面對 Xilinx 提供的整個
發表于 06-25 16:31
?3861次閱讀
工商網監
評論