本篇主要介紹邏輯互連中的AC耦合電容。

1、AC耦合電容的作用

source和sink端DC level不同，用來隔直流；

信號傳輸時可能會串擾進去直流分量，所以隔直流使信號眼圖更好。

2、AC耦合電容的位置及大小

一般AC耦合電容的位置和容值大小都是由信號的協議或者芯片供應商去提供，對于不同信號和不同芯片，其位置和容值大小都是不一樣的。比如PCIE信號要求AC耦合電容靠近通道的發送端，SATA信號要求AC耦合電容靠近連接器處，對于10GBASE-KR信號要求AC耦合電容靠近信號通道的接收端。

一般放在接收端，其原因如下：

電容看成一個阻抗不連續點（所以要求盡量跟傳輸線匹配），如果靠近接收端放，相同的反射系數下，信號經過通道衰減之后再反射會比一開始就反射的能量小。所以大多數的串行鏈路都要求靠接收端放。

在信號傳輸過程中，也可能串擾進去一些直流分量，導致接收出問題，所以靠近接收端。

在設計過程中，最好的處理方式如下：

優先按照design guideline要求放置；

如果沒有guideline，如果是IC到IC，靠近接收端放置；

如果是IC到連接器，靠近連接器放置；

盡可能選擇小的封裝尺寸，減小阻抗不連續；耦合電容的大小，一般0.1uF可以滿足到10G的應用，具體的接口要求不一樣。

在串行信號中串入AC耦合電容，這個電容可以提供直流偏壓和過電流保護，但也會給鏈路帶來另一個問題PDJ(pattern-dependent jitter)。這和碼型有關，鏈路可以等效成高通RC電路，當出現連續的“1”或“0”時，會出現下圖的直流壓降，這不僅會影響眼高，還會造成PDJ。

怎樣才能減小這個直流壓降呢?這和RC時間常數有關，RC值越大，能通過的直流分量就越多，直流壓降越小。由于鏈路中等效R是相對固定的，只能調節耦合電容值了。一般情況耦合電容值越大，壓降越小。

因為，實際安裝后的電容不是理想電容，除了ESR、ESL，還有安裝電感，所以就存在一個串聯諧振頻率。電容在此頻率之前呈容性，之后呈感性。電容值越大，諧振頻率越小，電容在較低頻率就會呈現感性，這樣會造成信號高頻分量衰減增大，同樣會使眼高減小，上升沿變緩，jitter增加。

所以選值時要綜合以上兩點考量，一般業界都推薦0.01uF~0.2uF，最常見的就是0.1uF的電容。封裝的選擇不建議使用大于0603的封裝，最好是0402的。

交流耦合電容的計算公式為：
C=7.8*NCID*Tb/R

其中：

Tb = the bit period（時鐘周期）

NCID = the maximum tolerated consecutive identical digits（連續同一電平的長度）

R = the total resistance asseen from the capacitor（RC電路中的R）

例如在光通信系統中，典型的貸款為0.6~1倍數據速率。比如2.488Gbps的接收器Tb=402ps。如果NCID=72bits，R=100，計算出來的C=2.25nF。如果Tr=120ps，并且C=2.25nF，那么計算粗來的PDJ=12ps。如果將C增大到100nF，則PDJ會減小到＜1ps。

一般而言，電容容量越大，ESL也會比較大，所以選擇電容時需要綜合考慮。詳細的選擇可以參考MAXIM Application Note HFAN-1.1：Choosing AC-Coupling Capacitors。

3、AC耦合電容的應用

SATA信號傳輸的過程中會有衰減，傳的距離越長衰減會越厲害，所以會給他一個載波(也就是直流分量)，在進入IC或SATA device后再用串電容的方法把直流分量濾掉，這樣做會有比較好的信號質量。也就是隔直作用。

PCIe板卡放在發送端是協議規定的（可參看后續PCIe相關文章，會詳細講解針對PCIe總線的耦合電容的位置、大小、數量等等）。

USB3.0上TX、RX要加，D+、D-不加，因為要兼容2.0/1.1/1.0，跟2.0和1.1的檢測有關。

4、AC耦合電容的PCB設計

每個電容本身，電容的扇出引線和電容換層過孔都是一個阻抗不連續點。高速串行信號對于阻抗一致性提出非常高的要求，如果阻抗匹配不好將會帶來反射，最后影響整個通道的IL、RL、Jitter以及BER等，最終影響整個通道性能。

4.1、布局
差分信號在設計時候需要盡量做到對稱，任何不對稱的因素都會使得部分差分信號轉換為共模信號。對于共模信號而言，信號和參考面的耦合和回流路徑一旦處理不好，都會成為EMI的潛在威脅。

不對稱的電容擺放會帶來更多的共模信號，將對EMI帶來潛在的威脅，而不對稱擺放對插損回損影響不大。

4.2、布線
對于0.1uF的0402封裝（焊盤尺寸為20mil*20mil）的耦合電容，以一個六層板為例（疊層順序為TOP-GND1-SIG1-SIG2-GND2-BOT），電容布局在TOP層，如以GND1層為參考，則焊盤處的阻抗為92Ω左右（實際差分阻抗要求是100Ω）。由于電容pad處的寬度為20mil，大于走線寬度，而阻抗和線寬成反比，因此pad處阻抗會變小。為了增大pad處的阻抗，可以使pad和參考面的距離增大。可以把pad正下方的GND1層掏空，電容pad就參考了SIG1層的電源/地平面（在對應位置鋪銅，并通過sitching vias連接），這樣阻抗就會變大。

為了得到更精確的設計參數，可以利用3D電磁場仿真軟件進行仿真，不同挖空形狀對阻抗的影響還是比較大的，一般粗略的設計，挖空的形狀為和電容長度相等，和兩個電容并排的寬度稍微寬一點的矩形即可。這樣的設計會讓通道的阻抗一致性最好。阻抗通道的一致性越好，其反射會越小，從而帶來了插損和回損曲線的改善，最終會使整個系統工作更穩定。

以上就是針對交流耦合電容的粗略理解，后續會以PCIe總線為例，針對PCIe總線的AC耦合電容進行進一步的介紹。

編輯：hfy