2021年，代工廠正在加緊各自5nm甚至3nm先進工藝的進程。與此同時，下游芯片商又必須在基于哪種工藝設計下一代芯片做出決定。這就可能影響到在3nm是延續(xù)現有的FinFET發(fā)展，還是在3nm或2nm采用最新的環(huán)柵晶體管技術。未來，隨著FinFET能力的耗盡，芯片制造商還必須轉移到納米片FET等更先進的環(huán)柵技術…

從2007年高通首款采用65nm工藝的驍龍S1面世，到2021年即將問世的5nm工藝的驍龍875，處理器工藝節(jié)點實現了數代演進，性能、功耗、面積和成本都取得巨大發(fā)展。

有消息指出，在經過兩代7nm節(jié)點產品（驍龍855和865）由臺積電（TSMC）生產后，2021年，高通首款搭載5nm工藝的驍龍875將轉交三星生產。與此同時，蘋果的iPhone 12系列和iPad Air 2020中的A14 Bionic，以及華為Mate 40系列中所采用的麒麟9000芯片組，則都采用TSMC最新的5nm工藝生產。

一方面，代工廠正在加緊各自5nm工藝的市場進程，另一方面，下游芯片商又必須在基于5nm工藝設計下一代芯片，還是轉向3nm或更先進節(jié)點之間做出決定。

圖1：臺積電工藝節(jié)點路線圖。（圖片來源：WikiChip）

這就可能影響到在3nm節(jié)點是延續(xù)現有的FinFET技術發(fā)展，還是在3nm或2nm節(jié)點采用最新的環(huán)柵晶體管（GAAFET）技術。GAAFET是從FinFET演變而來，這種新晶體管可提供更好的性能，但是難以制造、價格昂貴，因此遷移起來就可能很痛苦。從好的方面來說，業(yè)界正在開發(fā)新的蝕刻、圖案化等技術，以幫助向這些節(jié)點發(fā)展鋪平道路。

GAAFET推出的時間表可能因代工廠而異。三星和臺積電都采用FinFET生產7nm，也都采用FinFET過渡到5nm。這些工藝節(jié)點可同時實現速度和功耗的改進。但是到未來的3nm，三星計劃轉移到納米片FET之類的GAAFET技術。同時，臺積電則計劃首先在3nm推出FinFET，然后在3nm的后期或2nm推出GAAFET。臺積電將FinFET延續(xù)到3nm的舉動合乎邏輯——轉向新晶體管可能給客戶帶來潛在的干擾。但是最終FinFET就行不通了，所以臺積電后續(xù)只能遷移到環(huán)柵。

其他公司也都在開發(fā)高級工藝。英特爾目前正在交付10nm產品并在研發(fā)7nm（英特爾的10nm與代工廠的7nm類似。同時，中芯國際正在加強16nm/12nm FinFET布局，其10nm/7nm則處于研發(fā)中。

所有高級工藝都很燒錢，而且并非所有芯片都需要3nm等高級工藝。實際上，由于成本不斷上升，許多人都在探索其他方案。獲得擴展優(yōu)勢的另一種方法是將高級芯片集成到同一個封裝中。多家公司都在開發(fā)新的高級封裝類型。

圖2：平面晶體管、FinFET與納米片FET三者對比。（圖片來源：三星）

微型化是否走到了盡頭？

芯片由三部分組成：晶體管、觸點和互連。晶體管用作器件中的開關。高級芯片擁有多達350億個晶體管。

互連位于晶體管的頂部，由微小的銅布線方案組成，用于將電信號從一個晶體管傳輸到另一個晶體管。晶體管和互連之間通過中間工序（MOL）連接，MOL由微小的接觸結構組成。

IC微型化是推進設計的傳統方法，它是將每個工藝節(jié)點的晶體管規(guī)格縮小，然后將其集成到單個裸片上。

因此，芯片制造商每18到24個月就會通過晶體管密度的提高而推出一種新工藝技術。每種工藝都會取一個數字節(jié)點名稱。最初，節(jié)點名稱與晶體管柵極長度尺寸相關。

在每個節(jié)點上，芯片的晶體管規(guī)格都是微縮0.7倍，這樣，在相同的功率下性能就提高40%，面積就減少50%。芯片微型化技術讓新的電子產品實現了更多功能。

芯片制造商在邁向各個工藝節(jié)點的過程中都遵循這個趨勢。但是，到20nm時，傳統的平面晶體管就行不通了，這時就發(fā)生了很大的改變。從2011年開始，芯片制造商開始向FinFET遷移，從而延續(xù)摩爾定律的發(fā)展。

然而，FinFET制造起來更燒錢。結果，工藝研發(fā)成本猛增。因此，現在完全微縮節(jié)點的節(jié)奏從18個月延長到了30個月，甚至更長。

在高級節(jié)點上，英特爾繼續(xù)遵循0.7倍的微縮趨勢。但是從16nm/14nm開始，其他廠商偏離了這個趨勢，這就在市場上造成了一定混亂。

圖3：全球高級工藝密度對比。

那時，節(jié)點名稱變得模糊，不再與任何晶體管規(guī)格相關。今天，節(jié)點名稱只不過是市場術語，這個指標變得越來越沒有意義和具有誤導性。例如，在5nm或3nm節(jié)點，幾何圖形不再是5nm或3nm。此外，供應商之間的工藝通用性大大降低。對于同一節(jié)點，從臺積電到三星，還有英特爾，性能不再相同。

高級節(jié)點的微型化速度也在放緩。通常，7nm工藝的接觸式多晶間距（CPP），其范圍從56nm至57nm，金屬間距為40nm。到5nm，CPP約為45nm-50nm，金屬間距為26nm。CPP是一個關鍵的晶體管指標，用于度量源極和漏極觸點之間的距離。

另外，價格/性能優(yōu)勢不再遵循相同的曲線，因此許多人都認為摩爾定律已走到了盡頭。

隨著多重圖案和EUV成本的增加，摩爾定律的經濟方面開始下降。未來，計算能力的提高可能來自新的設計和體系結構而不是微型化。也即未來芯片的計算能力將會繼續(xù)提高，但其成本的下降速度不一定再與過去相同。

圖4：光刻原理。

芯片微型化并沒有完全消失。人工智能、服務器和智能手機等對更快芯片的追求推動了高級節(jié)點的發(fā)展。但是，并不是所有人都需要高級節(jié)點。成熟工藝芯片的需求仍然旺盛，例如5G智能手機中所使用的RF IC和OLED驅動器IC，以及面向計算和固態(tài)驅動器應用設計的電源管理IC。

FinFET微型化

同時，在芯片微型化方面，多年來芯片制造商都遵循相同的工藝路線圖，并且晶體管類型相同。2011年，英特爾在22nm轉向FinFET，其他代工廠則是從16nm/14nm開始。

在FinFET中，電流的控制是通過在鰭片的三個側面分別制造柵極而實現的。每個FinFET具有兩到四個鰭。每個鰭片都有不同的寬度、高度和形狀。

英特爾第一代22nm FinFET的鰭片間距為60nm，鰭片高度為34nm。然后，在14nm，英特爾FinFET的鰭片間距和高度都變成42nm。

因此，英特爾是通過將鰭片做高做薄來實現FinFET的微型化。

在10nm/7nm上，芯片制造商遵循相同的方法來實現FinFET微型化。臺積電在2018年推出了首個7nm FinFET工藝，隨后是三星。同時，英特爾在經歷了幾次延誤后于2019年實現10nm出貨。

未來，代工行業(yè)的競爭將更加激烈。三星和臺積電正在加大5nm和各種半節(jié)點產品的生產和3nm的研發(fā)。

與7nm相比，三星的5nm FinFET技術可將邏輯面積最多增加25%，功耗降低20%，性能提高10%。

相比之下，TSMC的5nm FinFET工藝在相同的功耗下速度提高15%，或者在相同速度下功耗降低30%，邏輯密度為7nm節(jié)點的1.84倍。

芯片制造商在7nm和5nm節(jié)點進行了一些重大改變。為了對芯片中的關鍵特征實現圖案化，兩家公司從傳統的193nm光刻技術過渡到了極紫外（EUV）光刻技術。使用13.5nm波長的EUV可以對此進行簡化。

但EUV不能解決芯片微縮方面的所有挑戰(zhàn)。解決這些挑戰(zhàn)需要使用多種技術，除了微型化外，還包括新材料的使用、新型嵌入式非易失性存儲器和高級邏輯架構、沉積和蝕刻新方法，以及封裝和小芯片設計的創(chuàng)新。

同時，三星和臺積電也在默默準備3nm工藝。過去，芯片制造商遵循相同的路線，但是今天卻出現了分歧。

3nm可能有幾種不同的方案，例如FinFET和環(huán)柵。這樣客戶就可以根據自己的需求在成本、密度、功耗和性能方面做出權衡。

如前所述，三星將推出3nm的納米片FET。臺積電也在對此進行研究，但其計劃將FinFET延續(xù)到下一代。該公司將在2021年第三季度推出3nm FinFET，環(huán)柵則是在2022或2023年左右。對此，下游芯片商必須在成本和技術之間做出折衷。延續(xù)FinFET是一條更安全的途徑，因此許多芯片商認為臺積電是一家低風險供應商。

不過，在某種程度上，環(huán)柵技術可提供更高的性能。據悉，與3nm FinFET相比，3nm環(huán)柵具有較低的閾值電壓，并且有可能將功耗降低15%至20%。但是，由于MOL和后道工序（BEOL）相同，因此性能差異可能會低于8%。BEOL和MOL是高級芯片的瓶頸，接觸電阻是MOL中的一個問題。

BEOL用于實現芯片內的銅互連。在每個節(jié)點，由于互連尺寸變得越來越小，芯片中的阻容（RC）延遲問題變得嚴重。雖然FinFET和環(huán)柵晶體管類型不同，但它們在3nm可能具有類似的銅互連方案。RC延遲對于兩種晶體管都是一個問題。

還有其他挑戰(zhàn)。當鰭片寬度達到5nm時，FinFET就行不通了。5nm/3nm FinFET遇到了這個極限。

另外，與其他節(jié)點有兩個或更多鰭片相比，3nm FinFET可能只有一個鰭片。這就對鰭片的驅動功率提出更高的要求。

將FinFET擴展到3nm的一種方法是使用鍺材料作為p溝道。具有高遷移率溝道的3nm FinFET可提高性能，但存在一些集成挑戰(zhàn)。

轉向納米片FET

最終，FinFET微型化將會停止，因此芯片制造商必須轉移到新的晶體管，即納米片FET或相關類型。

納米片FET的勢頭始于2017年，當時三星推出了3nm的多橋溝道FET（MBCFET）——MBCFET是一種納米片FET（納米片FET又是一種環(huán)柵晶體管）。其量產定于2022年開始。

臺積電也在研究納米片。與5nm FinFET相比，納米片提供了適當的微縮，而且具有一些優(yōu)勢。

納米片FET的側面基本上是個FinFET，然后將柵極包裹在其周圍。納米片由幾個分開的、垂直堆疊的水平薄片組成。每個薄片形成一個溝道。

柵極圍繞在每個薄片周圍，從而形成環(huán)柵晶體管。從理論上講，由于電流的控制是在這種結構的四個側面完成的，因此納米片FET可以提供更高的性能，并且漏電更少。

最初，納米片會有四個左右的薄片。典型的納米片寬度為12nm至16nm，厚度為5nm。這就是納米片不同于FinFET的地方。FinFET用有限數量的鰭片進行量化，這對設計人員提出了一些限制。納米片的優(yōu)勢在于它可以具有不同的納米片寬度。根據設計人員的需求，每個器件可以具有不同的寬度。這為設計人員提供了一些自由，并能在性能和功耗方面實現更好的平衡。

例如，具有較寬薄片的晶體管可以實現更大的驅動電流。具有較窄的薄片可以實現較小的器件，但是驅動電流較小。

納米片與納米線有關。納米線是用電線而非薄片形成溝道，溝道寬度有限，因此驅動電流較小。

這就是納米片FET蒸蒸日上的原因。但是，在3nm左右，這項技術和FinFET面臨一些挑戰(zhàn)。FinFET面臨的挑戰(zhàn)是在微縮柵極長度的情況下對鰭片寬度和鰭片輪廓進行量子控制。納米片面臨的挑戰(zhàn)是n/p失衡、底片效率、間隔層、柵極長度控制和器件覆蓋率。

考慮到這些挑戰(zhàn)，納米片FET將需要時間來加速。

在簡單的工藝流程中，納米片FET開始于在襯底上形成超晶格結構。外延工具在襯底上交替沉積多層硅鍺（SiGe）和硅——至少包含三層SiGe和三層硅。然后使用圖案化和蝕刻在超晶格結構中形成垂直鰭，超晶格結構和鰭片形成需要精確的CD控制。

隨后的工序就比較麻煩了：內間隔層的形成。首先要使超晶格結構中的SiGe層的外部凹陷。這樣就能產生小空間而充滿電介質材料。內間隔層用于減少柵極到源極/漏極的電容，其制程控制非常關鍵。

作為解決方案，IBM和東電電子（TEL）最近面向內間隔層和溝道釋放過程發(fā)表了一種新蝕刻技術。涉及比率為150:1的各向同性SiGe干法蝕刻技術。這項技術可實現精確的內間隔層。

然后就可以形成源極/漏極。再然后，使用蝕刻工藝去除超晶格結構中的SiGe層，所剩下的是構成溝道的硅基層或者片。

高k/金屬柵材料沉積在這一結構中。最后，形成MOL和銅互連，從而形成納米片。

上述即為這個復雜過程的簡單描述。但是，與任何新技術一樣，納米片也容易出現缺陷，這需要在晶圓廠進行更多的檢查和度量。

更多方案

Imec正在研發(fā)更先進的環(huán)柵形式，例如CFET和forksheet FET，它們的目標是2nm及以后。

圖5：晶體管結構進化路線圖。

屆時，對于大多數人來說，IC微型化可能就太燒錢了，特別是存在功耗和性能優(yōu)勢的降低。這就是高級封裝技術變得越來越有吸引力的原因。不是將所有芯片功能都塞在同一個裸片上，而是將器件分解成更小的裸片，然后將它們集成到高級封裝中。

當然，這取決于應用。即使在深亞微米節(jié)點，也會出現更多這類活動。有許多公司正在研究它，在決定有哪些內容不能或不希望在5nm上集成，也即研究如何對系統進行分割。

這不是那么容易。此外，還有幾種封裝方案可以選擇，例如2.5D、3D IC，小芯片和扇出，它們各有各的折衷。

圖6：TSMC先進封裝技術一覽。

總結

可以肯定地說，并不是所有人都需要高級節(jié)點。但是無疑，蘋果、海思、英特爾、三星和高通都需要各種先進技術。

消費者希望擁有性能更高、最新最好的系統。最大的問題是，下一代技術是否能以合適的成本提供任何真正的優(yōu)勢。

編輯：hfy