芯片設(shè)計包含很多流程，每個流程的順利實現(xiàn)才能保證芯片設(shè)計的正確性。因此，對芯片設(shè)計流程應當具備一定了解。本文將講解芯片設(shè)計流程中的數(shù)字集成電路設(shè)計、模擬集成電路設(shè)計和數(shù)模混合集成電路設(shè)計三種設(shè)計流程。

數(shù)字集成電路設(shè)計多采用自頂向下設(shè)計方式，首先是系統(tǒng)的行為級設(shè)計，確定芯片的功能、性能，允許的芯片面積和成本等。然后是進行結(jié)構(gòu)設(shè)計，根據(jù)芯片的特點，將其劃分成接口清晰、相互關(guān)系明確的、功能相對獨立的子模塊。接著進行邏輯設(shè)計，這一步盡量采用規(guī)則結(jié)構(gòu)來實現(xiàn)，或者利用已經(jīng)驗證過的邏輯單元。接下來是電路級設(shè)計，得到可靠的電路圖。最后就是將電路圖轉(zhuǎn)換成版圖。

系統(tǒng)功能描述主要確定集成電路規(guī)格并做好總體設(shè)計方案。其中，系統(tǒng)規(guī)范主要是針對整個電子系統(tǒng)性能的描述，是系統(tǒng)最高層次的抽象描述，包括系統(tǒng)功能、性能、物理尺寸、設(shè)計模式、制造工藝等。功能設(shè)計主要確定系統(tǒng)功能的實現(xiàn)方案，通常是給出系統(tǒng)的時序圖及各子模塊之間的數(shù)據(jù)流圖，附上簡單的文字，這樣能更清晰的描述設(shè)計功能和內(nèi)部結(jié)構(gòu)。

為了使整個設(shè)計更易理解，一般在描述設(shè)計可見功能之后，對系統(tǒng)內(nèi)部各個模塊及其相互連接關(guān)系也進行描述。描述從系統(tǒng)應用角度看，需要說明該設(shè)計適用場合、功能特性、在輸入和輸出之間的數(shù)據(jù)變換。

邏輯設(shè)計是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計結(jié)果，有時也采用布爾表達式來表示設(shè)計結(jié)果。依據(jù)設(shè)計規(guī)范完成模塊寄存器傳輸級代碼編寫，并保證代碼的可綜合、清晰簡潔、可讀性，有時還要考慮模塊的復用性。隨后進行功能仿真和 FPGA 驗證，反復調(diào)試得到可靠的源代碼。其中，還要對邏輯設(shè)計的 RTL 級電路設(shè)計進行性能及功能分析，主要包括代碼風格、代碼覆蓋率、性能、可測性和功耗評估等。

電路設(shè)計大體分為邏輯實現(xiàn)、版圖前驗證和版圖前數(shù)據(jù)交付三個階段。邏輯實現(xiàn)將邏輯設(shè)計表達式轉(zhuǎn)換成電路實現(xiàn)，即用芯片制造商提供的標準電路單元加上時間約束等條件，使用盡可能少的元件和連線完成從 RTL 描述到綜合庫單元之間的映射，得到一個在面積和時序上滿足需求的門級網(wǎng)表。

時鐘樹插入也將在邏輯實現(xiàn)中完成，插入時鐘樹后，再進行邏輯綜合、功耗優(yōu)化和掃描鏈插入后得到門級網(wǎng)表，并通過延遲計算得到相關(guān)標準延時格式(SDF)文件。版圖前驗證利用邏輯實現(xiàn)得到的相關(guān)門級網(wǎng)表和 SDF 文件，進行門級邏輯仿真和測試綜合，包括靜態(tài)時序仿真、動態(tài)仿真、功耗分析、自動測試圖形生成等，經(jīng)過版圖前驗證得到的電路設(shè)計門級網(wǎng)表必須要滿足一定的時序 / 功耗約束要求。

物理設(shè)計就是版圖設(shè)計。將綜合得到的網(wǎng)表和時序約束文件導入 EDA 軟件中，進行布局布線，生成符合設(shè)計要求的 Layout,在完成了全部的 Layout 之后，利用相關(guān)提取軟件進行寄生參數(shù)提取，并重新反饋到物理實現(xiàn)的布局布線軟件中，進行時序計算和重新優(yōu)化，直得到滿意的時序結(jié)果為止。

這時可以生產(chǎn)包含精確寄生信息的 SDF 文件，與布局布線后生成的網(wǎng)表一道進行時序分析。時序分析通過后，就可以導出布局布線后的 GDS 格式的版圖數(shù)據(jù)，供后續(xù)流程使用。在版圖設(shè)計完成之后，非常重要的一步工作就是版圖驗證。版圖驗證保證了芯片依照其設(shè)計功能準確無誤地實現(xiàn)，主要包括設(shè)計規(guī)則檢查(DRC)、電路版圖對照檢查(LVS)、版圖的電路提取(NE)、電學規(guī)則檢查(ERC)和寄生參數(shù)提取(PE)。

芯片設(shè)計十分值得大家關(guān)注，為保證芯片設(shè)計的正確性，我們應當了解每一個芯片設(shè)計流程。本文，將向大家簡單介紹芯片設(shè)計流程中的模擬集成電路設(shè)計，希望大家通過本文對芯片設(shè)計的模擬集成電路設(shè)計有個模糊認識。其中每個步驟的具體做法，小編將在后續(xù)文章中為大家介紹。

早在 20 世紀 80 年代初期，就有人預言模擬電路即將消失。當時，數(shù)字信號處理算法的功能日益增強，而 VLSI 技術(shù)的發(fā)展又使得在一塊芯片上集成數(shù)百萬、上千萬個晶體管成為可能。由于這些算法可以在硅片上緊湊而有效的實現(xiàn)，所以許多傳統(tǒng)上采用模擬電路形式來實現(xiàn)的功能很容易在數(shù)字領(lǐng)域內(nèi)完成，例如，數(shù)字音頻和無線蜂窩電話。

完成一個模擬集成電路的設(shè)計，需要多個步驟，具體包括：①規(guī)格定義;②電路結(jié)構(gòu)選擇以及工藝確定;③具體電路設(shè)計;④電路仿真;⑤版圖設(shè)計;⑥版圖驗證;⑦后仿真。混合信號集成電路設(shè)計對數(shù)字電路和模擬電路做整體上的考慮以及驗證，這將面臨許多挑戰(zhàn)和困難。

傳統(tǒng)的混合信號集成電路設(shè)計是采用有底向上的方法，用 SPICE 等電路仿真器對混合電路中的模擬元件進行設(shè)計，用數(shù)字電路仿真器對數(shù)字電路部分進行仿真。然后通過手工建立網(wǎng)表，對數(shù)字和模擬電路的協(xié)同工作進行設(shè)計驗證。然而，模擬電路和數(shù)字電路之間協(xié)同工作的驗證比較困難，因此用這種傳統(tǒng)設(shè)計方法仿真和驗證整個混合電路系統(tǒng)既費時，又不精確，特別對于復雜度越來越大的系統(tǒng)而言，這種缺陷更顯突出。

隨著 EDA 技術(shù)的飛速發(fā)展，混合信號集成電路設(shè)計推進到了自頂向下的設(shè)計流程。該流程同數(shù)字系統(tǒng)自頂向下的流程相似，但與純數(shù)字系統(tǒng)的結(jié)構(gòu)有所不同，這是因為混合系統(tǒng)模擬部分仍然需要自底向上的設(shè)計，需要更多的時間和豐富的知識與經(jīng)驗。因此，研究如何采用通用的設(shè)計方法和共有的約束與資源來建立混合系統(tǒng)，是十分有價值的。

混合信號集成電路的基本設(shè)計流程主要包括設(shè)計規(guī)劃、系統(tǒng)級設(shè)計、模擬電路 / 數(shù)字電路劃分、電路級設(shè)計與仿真、版圖級設(shè)計與仿真等。研究和開發(fā)混合信號集成電路首先應從市場需求出發(fā)，選定一個研究開發(fā)的目標，然后確定混合信號集成電路的系統(tǒng)定義、系統(tǒng)指標，在此基礎(chǔ)上開發(fā)和選擇合適的算法。在這個階段，需要根據(jù)電路的功能將模擬電路和數(shù)字電路劃分開來。數(shù)字電路用來處理離散的信號，模擬電路則處理連續(xù)的信號。

電路可以通過具體的元器件，例如，運算放大器、晶體管、電容器、邏輯門等來表征。混合信號集成電路包括數(shù)字和模擬兩部分，其中模擬電路一般全定制設(shè)計，采用自底向上的設(shè)計流程，進行全定制版圖設(shè)計、驗證、仿真;數(shù)字電路一般采用自頂向下的設(shè)計流程，進行寄存器傳輸級描述、寄存器傳輸級仿真、測試、綜合、門級仿真。然后，將兩種電路放在混合信號驗證平臺中進行混合仿真。

這種混合仿真可以是寄存器傳輸級的數(shù)字電路與晶體管級的模擬電路的混合仿真，也可以是門級或晶體管級的數(shù)字電路與模擬電路的混合仿真。目前設(shè)計者主要采用由 Mentor Graphics、Synopsys 和 Cadence 三大 EDA 工具供應商提供的模擬和混合信號工具和技術(shù)進行混合仿真。

在這兩個階段，將整合后的電路級設(shè)計，結(jié)合相關(guān)物理實現(xiàn)工藝，進行對相關(guān)模擬電路和數(shù)字電路的版圖設(shè)計、設(shè)計規(guī)則檢查、版圖驗證、寄生參數(shù)提取等工作。之后通過相關(guān)的混合信號驗證平臺對整個系統(tǒng)進行混合信號電路的后仿真。在后仿真完成后，就可以將幾何數(shù)據(jù)標準(GDSII)格式的文件送到制板廠做掩膜板，制作完成后便可上流水線流片。

審核編輯 黃昊宇