對于許多應用而言，下一代IC封裝是在縮小整體封裝尺寸的同時實現硅縮放，功能密度和異構集成的最佳途徑。異構異構集成提供了增強設備功能，加快上市時間和提高硅產量彈性的途徑。

已經出現了多種集成技術平臺，可以對成本，尺寸，性能和功耗進行優化，以滿足移動市場，汽車，5G，人工智能（AI），增強現實（AR）和虛擬現實（ VR），高性能計算（HPC），物聯網，醫療和航空航天。

編者注：本文是AspenCore特殊項目的一部分，該項目是一系列探索高級IC封裝的相互關聯的文章。

但是，這些包裝對于傳統的包裝設計工具和方法提出了獨特的挑戰。設計團隊必須共同努力，以驗證和優化整個系統，而不僅僅是單個元素。傳統的IC封裝基板設計通常與基于小型層壓板和/或積層的PCB非常相似。它通常由傳統的PCB制造商制造，并且通常使用改進的PCB工具進行設計。

相反，當今的高級封裝使用的制造技術，材料和工藝與硅鑄造工藝越來越相似，因此需要一種新的方法進行各個級別的設計和驗證。

設計團隊必須克服的第一個挑戰之一是基板的精確聚合（可以是有源和無源的）以及分立器件。這些基板和設備來自多個來源和供應商，最有可能以多種（通常是不同的）格式提供。

考慮到多種數據源和格式，很明顯，需要一個全面的驗證流程-該流程負責裝配級的物理驗證，以及更深入的系統級電氣，壓力和可測試性驗證。還需要能夠提供快速，準確和自動化流程的設計工具，以確保能夠滿足市場進度和性能預期。理想情況下，這些流程提供圍繞整個異構包裝組件的3D數字模型或數字孿生模型構建的單個集成過程。

這些下一代IC封裝需要一種下一代設計和驗證解決方案，該解決方案應包含并支持：

• 數字樣機
• 多域整合
• 可擴展性和范圍
• 精密制造交接
• 金色簽到
• 虛擬樣機的數字孿生

建立2.5D / 3D異構裝配的數字孿生虛擬模型可提供包括多個設備和基板的完整系統的全面表示。數字孿生可以從基板級設計規則檢查（DRC）開始自動驗證異構組件，并擴展到布局與原理圖（LVS），布局與布局（LVL），寄生提取，應力和熱分析，最后進行測試。

圖1真正的3D數字孿生虛擬原型是整個設備的藍圖。資料來源：Mentor Graphics

模型構建要求具有將來自不同來源和不同格式的數據聚合為適合驅動驗證和分析的內聚系統表示的能力。理想情況下，這是使用LEF / DEF，AIF，GDS或CSV / TXT文件等行業標準格式完成的。功能也應該以一種自動識別設備和基板接口的方式存在，而不必實例化偽組件。這允許多設計者異步設計和驗證。反過來，當所有組件都完成并集成時，這又確保了整個系統的成功。

數字孿生方法的主要好處之一是，它是在設計層次結構的每個級別上推動完整的物理和電氣驗證的黃金參考。這樣就消除了使用多個靜態電子表格來表示引腳和連接信息的麻煩，而用Verilog格式的完整系統級網表代替了它們。

原始數據的保存和重用（例如設備的Verilog描述）是關鍵。發生翻譯或轉換（例如原理圖或電子表格）時，最大的風險來自于。如果這樣做，“數字線程”將立即中斷，并且連接錯誤的風險將急劇上升。

多域整合

數字孿生方法還可以實現多域和跨域集成。要將更復雜的高級IC封裝更快地推向市場，需要高度集成的設計和驗證-從電子基板設計到機械封裝散熱器和PCB安裝硬件，包括電氣，散熱，測試，可靠性等方面的相互關聯，當然，可制造性。如果沒有系統級的設計和驗證方法，工程師就有可能經歷昂貴的重制甚至更糟。

電氣和機械信息的同步對于確保將包裝放置在機柜或整個系統中時不會發生物理違規至關重要。在設計期間進行增量數據交換對于確保ECAD-MCAD兼容性和增加首過成功率至關重要。它還有助于創建更可靠的設計，同時提高生產率并縮短上市時間。

IC封裝設計人員和定制散熱器設計人員都必須可視化，探索和優化集成，這一點非常重要，理想情況下，這是一個異步過程，可以最大程度地減少跨域中斷。

圖2數字孿生方法可實現多域和跨域集成。資料來源：Mentor Graphics

封裝設計與機械/熱設計之間的同步也是首次成功的重大挑戰。異質的多基板封裝表現出多種芯片-封裝相互作用，其中最大的之一是熱量的散熱，尤其是這種封裝中典型的非線性產生的熱量。

熱管理的一種典型方法是使用散熱器進行熱傳遞和散熱。但是，散熱器的設計才是最好的。為了使散熱器高效有效，必須與包裝一起設計和模擬散熱器，而不是事后才想到的。以3D方式設計整個封裝可確保有效地實現熱傳遞，而不會造成重大的設計折衷。

圖3這是一個由數字孿生驅動的集成散熱器設計。資料來源：Mentor Graphics

2.5D和3D堆疊都可能產生各種意外的物理應力，例如安裝過程中的基板翹曲和凸塊引起的應力。設計人員必須能夠分析布局，以解決由此類芯片-封裝相互作用及其對器件性能的影響所引起的壓力。一旦封裝即將實現，就可以導出準確的3D封裝熱模型，以將其包含在詳細的PCB和整個系統的熱分析中。這樣可以對系統外殼進行最終調整，并可以優化自然冷卻和/或強制冷卻。

先進的IC封裝給信號完整性工程師及其設計工具帶來了許多新挑戰。裸片直接安裝在襯底上，因此有可能將襯底布設到管芯上的再分布層布設耦合。封裝不再是在金屬層之間具有易于建模的簡單過孔的簡單平面層結構。取而代之的是，可以有多種材料和特性完全不同的基材。分析可以成功用于許多與信號和電源完整性相關的項目。

此外，還有許多項目很難模擬。這些通常屬于電磁干擾（EMI）類別。盡管可以分析和模擬這些由返回路徑造成的EMI問題，但這樣做通常沒有任何效果。例如，在走線穿過平面裂縫的情況下，仿真設置和運行時間將非常可觀，并且所有工程師都將了解到，這種情況很糟糕，應該避免。

通過在設計過程中基于軟件的自動化，基于幾何的檢查和檢查，可以最好地識別這些問題。這些通常可以在幾分鐘內完成設置和執行，并明確標出問題區域以進行補救設計。這種“向左移動”的方法可避免從一開始就產生問題，從而使EMI分析更多地是驗證簽核步驟。

2.5D和3D異構設計通常使用硅通孔（TSV），硅通孔是延伸通過管芯或基板以連接正面和背面的長通孔。這些TSV允許管芯和基板堆疊并直接互連。但是，除了它們自己的重要電特性外，TSV還對附近的設備和互連的電性能產生間接影響。

為了準確地為2.5D / 3D異構系統建模，設計人員需要從這些2.5D / 3D元素的物理結構中提取精確電氣參數的工具，然后將這些參數輸入行為仿真器。利用完整封裝組件的3D數字孿生模型，設計人員可以準確地提取這些2.5D和3D模型的寄生特性。一旦使用適當的方法和過程正確提取了元素，就可以將它們組裝到系統級互連模型中并進行仿真，以分析性能和適當的協議合規性。

可擴展性和范圍

異構封裝技術的設計，制造和組裝更加復雜，可能會限制除領先的半導體公司及其尖端設計之外的所有公司的可用性。幸運的是，設計和供應鏈生態系統可以在使此類技術實現民主化方面發揮強大作用，使所有設計人員和公司都可以使用它們，就像硅代工廠界使用工藝設計套件（PDK）所做的那樣無處不在。

自動IC驗證由代工廠創建的設計規則驅動，并在PDK中提供給設計公司。EDA工具供應商根據這些規則對工具集進行了驗證，以確保其驗證工具能夠產生經過驗證的，可重復的，簽核的質量結果。封裝裝配設計套件（PADK）的目的與PDK相似，它使用確保整個過程一致的標準化規則來促進可制造性和性能。

顯然，PADK必須同時包括物理驗證和提取簽核解決方案，并且還應解決熱和/或應力簽核解決方案。所有這些過程都應獨立于用于創建裝配體的任何特定設計工具或過程。此外，完整的PADK必須在IC和封裝域中均能正常工作，這意味著流程必須支持多種格式。最后，所有這些驗證過程都必須由包裝組裝/ OSAT公司進行驗證。

先進IC封裝的規模和復雜性給設計人員和設計進度帶來了直接壓力，而這往往會不斷延長。并發團隊設計是一種新興的流行管理方法，其中多個設計師可以同時在本地或全球網絡上從事同一設計工作，但仍具有可視化所有設計活動的能力，而不必忍受任何繁重的設置或流程管理。

圖4多用戶并發設計可以縮短設計周期并優化資源。資料來源：Mentor Graphics

編輯：hfy