在線調試

在線調試也稱作板級調試，它是將工程下載到FPGA芯片上后分析代碼運行的情況。有人會以為，我們不是已經做了仿真了，甚至是時序仿真都通過了，還會存在問題么？在實際中，存在這么些情況我們需要用到在線調試：

仿真不全面而沒有發現的FPGA設計錯誤。很多情況下，由于太復雜，無法做到100%的代碼覆蓋率；

在板級交互中，存在異步事件，很難做仿真，或者仿真起來時間很長，無法運行；

除了本身FPGA外，還可能存在板上互連可靠性問題、電源問題和IC之間的信號干擾問題，都可能導致系統運行出錯；

其他潛在問題：

在線調試的方式主要有兩種，一種是利用外部測試設備，把內部信號傳送到FPGA針腳上，然后用示波器或者邏輯分析儀觀察信號；另一種就是利用嵌入式邏輯分析儀，在設計中插入邏輯分析儀，利用JTAG邊緣數據掃描和開發工具完成數據交互。

嵌入式邏輯分析儀的原理相當于在FPGA中開辟一個環形存儲器，存儲器的大小決定了能夠查看的數據的深度，是可以人為設定的，但是不得超出資源。在FPGA內部，根據設置的需要查看的信號節點信息和驅動的采樣時鐘，對信息進行采樣，并放置到設定的存儲空間里，存儲空間是環形的，內容隨時間更新。然后通過判斷觸發點來檢查采集數據，一旦滿足觸發條件，這個時候會停止掃描，然后將觸發點前后的一些數據返回給PC端的測試工具進行波形顯示，供開發者進行調試。

目前的調試工具都是和本身的FPGA開發平臺掛鉤的，不同FPGA廠商都會有開發軟件平臺，嵌入式邏輯分析儀也就不同。Altera 廠家提供的是SignalTapII，而 Xilinx廠家提供的是 ChipScope，這些工具的具體使用在后面工具中詳解。

當然這里除了嵌入式邏輯分析儀外，各廠家還提供了一些其他的在線調試工具，例如SignalProbe等等，但是或多或少的用的人不是很多，有興趣的可以找到該功能使用的說明手冊。

配置及固化

好了，到了我們最后一個環節就可以完成FPGA的流程了。這一部分我們分四個小節來講，首先是針對大家很多人不是太清楚的FPGA配置過程安排的，隨后一節為了更加深理解，舉了altera 的FPGA敘述配置全過程，第三小節是探討FPGA主要的配置模式，最后一節就是針對這些配置模式展開的對比選擇探討。

FPGA配置過程

在FPGA正常工作時，配置數據存儲在SRAM中，這個SRAM單元也被稱為配置存儲器（configure RAM）。由于SRAM是易失性存儲器，因此在FPGA上電之后，外部電路需要將配置數據重新載入到芯片內的配置RAM中。在芯片配置完成之后，內部的寄存器以及I/O管腳必須進行初始化（initialization），等到初始化完成以后，芯片才會按照用戶設計的功能正常工作，即進入用戶模式。

FPGA上電以后首先進入配置模式（configuration），在最后一個配置數據載入到FPGA以后，進入初始化模式（initialization），在初始化完成后進入用戶模式（user-mode）。在配置模式和初始化模式下，FPGA的用戶I/O處于高阻態（或內部弱上拉狀態），當進入用戶模式下，用戶I/O就按照用戶設計的功能工作。

舉例——altera FPGA配置全過程

一個器件完整的配置過程將經歷復位、配置和初始化等3個過程。FPGA正常上電后，當其nCONFIG管腳被拉低時，器件處于復位狀態，這時所有的配置RAM內容被清空，并且所有I/O處于高阻態，FPGA的狀態管腳nSTATUS和CONFIG_DONE管腳也將輸出為低。當FPGA的nCONFIG管腳上出現一個從低到高的跳變以后，配置就開始了，同時芯片還會去采樣配置模式（MSEL）管腳的信號狀態，決定接受何種配置模式。隨之，芯片將釋放漏極開路（open-drain）輸出的nSTATUS管腳，使其由片外的上拉電阻拉高，這樣，就表示FPGA可以接收配置數據了。在配置之前和配置過程中，FPGA的用戶I/O均處于高阻態。

在接收配置數據的過程中，配置數據由DATA管腳送入，而配置時鐘信號由DCLK管腳送入，配置數據在DCLK的上升沿被鎖存到FPGA中，當配置數據被全部載入到FPGA中以后，FPGA上的CONF_DONE信號就會被釋放，而漏極開路輸出的CONF_DONE信號同樣將由外部的上拉電阻拉高。因此，CONF_DONE管腳的從低到高的跳變意味著配置的完成，初始化過程的開始，而并不是芯片開始正常工作。

INIT_DONE是初始化完成的指示信號，它是FPGA中可選的信號，需要通過Quartus II工具中的設置決定是否使用該管腳。在初始化過程中，內部邏輯、內部寄存器和I/O寄存器將被初始化，I/O驅動器將被使能。當初始化完成以后，器件上漏極開始輸出的INIT_DONE管腳被釋放，同時被外部的上拉電阻拉高。這時，FPGA完全進入用戶模式，所有的內部邏輯以及I/O都按照用戶的設計運行，這時，那些FPGA配置過程中的I/O弱上拉將不復存在。不過，還有一些器件在用戶模式下I/O也有可編程的弱上拉電阻。在完成配置以后，DCLK信號和DATA管腳不應該被浮空（floating）,而應該被拉成固定電平，高或低都可以。

如果需要重新配置FPGA，就需要在外部將nCONFIG重新拉低一段時間，然后再拉高。當nCONFIG被拉低后，nSTATUS和CONF_DONE也將隨即被FPGA芯片拉低，配置RAM被清，所有I/O都變成三態。當nCONFIG和nSTATUS都變為高時，重新配置就開始了。

配置模式

這一塊分成兩部分，一部分是在線調試配置，另一塊是固化，即將工程配置到相應存儲單元中，上電后，通過存儲在存儲器中的內容配置FPGA。

1）在線配置

第一部分在線調試配置過程是通過JTAG模式完成的，如下圖所示，在JTAG模式中，PC和FPGA通信的時鐘為JTAG接口的TCLK，數據直接從TDI進入FPGA，完成相應功能的配置。

JTAG接口是一個業界標準接口，主要用于芯片測試等功能。FPGA基本上都可以支持JTAG命令來配置FPGA的方式，而且JTAG配置方式比其他任何方式優先級都高。JTAG接口由4個必需的信號TDI, TDO, TMS和TCK以及1個可選信號TRST構成，其中：

TDI，用于測試數據的輸入；

TDO，用于測試數據的輸出；

TMS，模式控制管腳，決定JTAG電路內部的TAP狀態機的跳變；

TCK，測試時鐘，其他信號線都必須與之同步；

TRST，可選，如果JTAG電路不用，可以將其連到GND。

2）固化

第二部分固化程序到存儲器中的過程可以分為兩種方式，主模式和從模式。主模式下FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程；從模式下則由外部計算機或控制器控制配置過程。主、從模式從傳輸數據寬度上，又分別可以分為串行和并行。

I）主串模式

主串模式是最簡單的固化模式，如下圖所示,這個模式過程不需要為外部存儲器提供一系列地址。它利用簡單的脈沖信號來表明數據讀取的開始，接著由FPGA提供給存儲器時鐘，存儲器在時鐘驅動下，將數據輸入到FPGA Cdata_in端口。

II）主并模式

主并模式其實和主串模式的一樣機理，只不過是在主串的基礎上，同周期數內傳送的數據變成8位，或者更高，如下圖。這樣一來，主并行相比主串行的速度要優先了。現代有些地方已采用這種方式來配置FPGA的了。

III）從并模式

從上面看到，主模式下的連接還是很簡單的。但是有時候，系統可能用其他微處理器來對FPGA進行配置。這里的微處理器可以指FPGA內嵌的處理器，比如說Nios。微處理器控制著何時配置FPGA，從哪讀取配置文件。如下圖，這種方式的優點是處理器可以靈活隨時變更FPGA配置，同時配置的速度也快。微處理器先從外部存儲設備里讀取一個字節的數，然后寫到FPGA里。

IV）從串模式

理解了從并模式，從串模式就不用很多解釋了，它的特點就是節約FPGA管腳I/O。

V）多片級聯

多片模式有兩種，一種是采用菊花鏈的思想，多片FPGA共享一個存儲器，另外一個是可以使用其他存儲器配置不同的FPGA。如果所示是一個共享型的結構，顯示啟動了。這里分主FPGA和從FPGA，主FPGA和存儲器是使用串行主模式來配置，而后面那個的配置是通過第一配置好的FPGA上微處理器進行協調的。

模式選擇

現今FPGA應該可以支持上面五種配置模式，是通過3個模式引腳來實現的，具體的映射如下表，在今后模式還是有可能增加的。

在PS模式下，如果你用電纜線配置板上的FPGA芯片,而這個FPGA芯片已經有配置芯片在板上,那你就必須隔離纜線與配置芯片的信號。一般平時調試時不會把配置芯片焊上的,這時候用纜線下載程序。只有在調試完成以后,才把程序燒在配置芯片中, 然后將芯片焊上.或者配置芯片就是可以方便取下焊上的那種。這樣出了問題還可以方便地調試.。

對FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通過一條下載線進行燒寫的話，那么開始的”nCONFIG,nSTATUS”應該上拉，要是考慮多種配置模式，可以采用跳線設計。讓配置方式在跳線中切換,上拉電阻的阻值可以采用10K一般在做FPGA實驗板的時候,用AS+JTAG方式,這樣可以用JTAG方式調試,而最后程序已經調試無誤了后,再用AS模式把程序燒到配置芯片里去。

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