之前的文章介紹了FPGA在線調(diào)試的方法，包括選定抓取信號，防止信號被優(yōu)化的方法等等。

當存在多種參數(shù)的場景時，意味著我們需要多次綜合布局布線，這十分浪費時間，雖然只是修改一個數(shù)值。

而本文將介紹FPGA在線調(diào)試的一大利器，VIO(Xilinx), In-System Memory Content Editor(Altera)；使用這個利器，可以節(jié)省很多的綜合布局布線時間，并且對故障重現(xiàn)等場景有很大的幫助。

在某些場景下，需要多次在線調(diào)試測量參數(shù)取其中最佳的參數(shù)，在這種測試場景下，推薦使用VIO，In-System Memory Content Editor；

以Xilinx的VIO為主要內(nèi)容介紹：

首先，在Vivado的IP Catalog里找到VIO IP，VIO全稱為Virtual Input Output，IP核配置界面如下：

?其中Input Probe Count是輸入端口的數(shù)量，Output Probe Count是輸出端口的數(shù)量。根據(jù)自己的需要去定義。

進入PROBE_IN Ports界面設置輸入端口的信號位寬，如下圖：

進入PROBE_OUT Ports界面設置輸出端口的信號位寬，以及輸出的初始值如下圖

設置完成后，將其例化進項目，與對應的輸入和輸出信號相連。注意，時鐘要與輸入輸出數(shù)據(jù)對應上。

等到綜合，布局布線，比特流跑完，將bit文件和ltx文件下載進FPGA，Vivado會出現(xiàn)一個dashboard，如下圖

VIO有一個好，就是會顯示出信號名稱，例如輸入端口的信號名是reg_rd_data，輸出端口是aux_rst，都顯示出來了，此外還包括位寬，Input/Output等信息。

做個簡單實驗，通過修改Output方向的aux_rst值，使整體FPGA復位，修改完成后如下圖：

可以看到，reg_rd_data被復位到0。

然后我們再取消復位，將aux_rst設置為全0狀態(tài)，如下圖：

最近的VIO調(diào)試案例中，我們使用VIO去控制SPI模塊向某芯片寫入和讀取數(shù)值，以測試芯片的部分功能；使用VIO修改DDS IP的頻率控制字，使得DDS IP輸出的頻率做到實時更改，以此測試后續(xù)功能。

此外，除了Xilinx家的工具有這個功能，Altera家的工具也有，如下：

首先，我們需要在Quartus II中例化一個LPM_CONSTANT模塊，如下圖，設置好常數(shù)的位寬及初始值

選中那個復選框，然后給這個Instance ID取個名字，限制為4個字符。

同樣在項目中例化這個LPM_CONSTANT，然后經(jīng)過綜合等一系列過程，最后將sof文件下載到FPGA，打開In-System Memory Content Editor，如下圖

紅框內(nèi)會出現(xiàn)例化的Instance ID，選中后就可以修改對應的值（手邊沒有Altera的板子，沒辦法截完整圖）。

由于Vivado的版本比Quartus新，VIO的功能看起來更加強大，不知道新版的Quartus是不是也與時俱進了。

最后，在線修改值的方法會占用FPGA內(nèi)部的存儲資料和觸發(fā)器資源，請適量使用，不要浪費資源。