本文將回顧基本ECL反相器/緩沖器的操作，然后我們將研究該邏輯系列的一些最重要的特性。

發(fā)射極耦合邏輯（ECL）是基于BJT的邏輯系列，通常被認為是可用的最快邏輯。ECL通過采用相對較小的電壓擺幅并防止晶體管進入飽和區(qū)來實現(xiàn)其高速運行。在1960年代后期，當標準TTL系列提供20ns柵極延遲而CMOS4000系列具有100ns或更多延遲時，ECL提供了令人難以置信的僅1ns延遲！

本文將回顧基本ECL反相器/緩沖器的操作，然后我們將研究該邏輯系列的一些最重要的特性。

發(fā)射極耦合邏輯

發(fā)射極耦合邏輯是一個高速雙極邏輯系列。為了熟悉這個邏輯，讓我們檢查一個ECL反相器/緩沖器，如圖1所示。在這個圖中，伏一世nVin是門的輸入，伏○你噸-Vout?是顛倒的版本伏一世nVin和伏○你噸+Vout+是的補充伏○你噸-Vout?。在這個特定的例子中，伏○你噸+Vout+可以被認為是輸入的緩沖版本。而且，伏乙乙VBB是合適的電壓（圖1中的4V）。讓我們將邏輯高電平和邏輯低電平分別定義為4.4V和3.6V，并檢查圖1中電路的操作。

圖1.ECL反相器/緩沖器

假使，假設伏一世nVin為邏輯高（4.4V），因此Q1的發(fā)射極將約為4.4-0.6=3.8V。因此，Q2的基極-發(fā)射極電壓將為0.2V。此基極-發(fā)射極電壓不足以導通Q2。因此，電阻器R2會將Q2的集電極上拉至Vcc=5V。

計算集電極電壓伏C1Vc1，我們應該注意到流過R3的電流，即3.8伏1.3克Ω=2.92米一種3.8V1.3kΩ=2.92mA，將通過Q1。因此，我們得到伏C1=5伏-300Ω×2.92米一種=4.12伏Vc1=5V?300Ω×2.92mA=4.12V（為了簡化計算，我們假設集電極電流等于發(fā)射極電流）。射極跟隨器Q3和Q4將充當緩沖器，將Q1和Q2的（直流電平偏移）集電極電壓傳遞到ECL門的最終輸出，伏○你噸-Vout?和伏○你噸+Vout+.假設Q3和Q4的基極-發(fā)射極電壓為0.6V，我們得到伏○你噸+Vout+=4.4V和伏○你噸-Vout?=3.52V。如您所見，對輸入應用邏輯高會在伏○你噸+Vout+和非常接近定義的邏輯低（3.6V）的電壓電平伏○你噸-Vout?。因此，圖1的電路用作反相器/緩沖器。

如果我們將邏輯低電壓（3.6V）施加到柵極的輸入端，Q2將開啟，而Q1將關閉。這將導致邏輯高伏○你噸-Vout?和非常接近邏輯低（3.61V）的電壓電平伏○你噸+Vout+.

現(xiàn)在您已經(jīng)熟悉了ECL反相器/緩沖器，您應該能夠驗證圖2的電路是否實現(xiàn)了a和b的OR函數(shù)或a和b的NOR函數(shù)，具體取決于正負輸出如何被使用。

圖2

低電壓擺幅

如您所見，ECL門的邏輯高電平和低電平之間的電壓差遠小于CMOS或TTL邏輯門的電壓差。這種低電壓差減少了從邏輯高電平轉(zhuǎn)換到邏輯低電平所需的時間，反之亦然。因此，ECL邏輯提供了更高頻率的操作。

避免飽和

除了邏輯電平之間的低電壓差之外，還有另一種機制對ECL門的高速運行有顯著貢獻。訣竅是防止雙極晶體管進入飽和區(qū)。關閉飽和雙極晶體管需要去除或重新組合晶體管基區(qū)中產(chǎn)生的一些載流子。

如果我們對飽和BJT的輸入應用從高到低的轉(zhuǎn)換，晶體管輸出不會改變，直到基極中的電荷被移除。這為用作開關的BJT的操作引入了額外的延遲，稱為存儲時間。存儲時間過后，晶體管脫離飽和，晶體管的輸出開始響應輸入。

如果選擇了合適的電阻值，ECL邏輯可防止晶體管進入飽和狀態(tài)。例如，在圖1中，R1、R2和R3的選擇使得Q1和Q2的集電極電壓不能低于約4.1V。根據(jù)上述討論，Q1和Q2的最大發(fā)射極電壓約為3.8V。因此，這兩個晶體管的集電極-發(fā)射極電壓總是大于伏C（米一世n）-伏乙（米一種X）VC（min）?VE（max）=4.1V-3.8V=0.3V。這比大約0.2V的集電極-發(fā)射極飽和電壓大。因此，Q1和Q2不能進入飽和區(qū)。

如上所述，ECL通過正確選擇電阻值避免了存儲時間問題。由于存儲時間在其他邏輯系列中占傳播延遲的很大一部分，因此有幾種其他方法可以減少這種不希望的影響。

正參考ECL

值得一提的是，舊的ECL系列使用負電源電壓，如圖3所示。這就是為什么使用正電源電壓的圖1等ECL門被稱為正參考ECL或PECL（發(fā)音為“peckle”）。

圖3

抗噪性是早期ECL門使用負電源的主要原因。正如對ECL反相器/緩沖器的分析所示，ECL門的輸出電壓取決于伏CCVCC.例如，邏輯高等于伏CC-伏乙乙VCC?VBE，在哪里伏乙乙VBE是射極跟隨器的基極-發(fā)射極壓降。邏輯低是伏CC-伏乙乙-伏G一種噸電子VCC?VBE?Vgate，在哪里伏G一種噸電子Vgate是邏輯高電平和邏輯低電平之間的電壓差，由電阻值決定。因此，任何噪音伏CCVCC將直接影響ECL門的輸出電壓。

與穩(wěn)定的低噪聲電源電壓相比，實現(xiàn)穩(wěn)定的低噪聲接地節(jié)點通常更容易。早期的ECL系列使用負電源，接地用作柵極輸出電壓的參考；這導致更好的抗噪性。然而，PECL之所以流行，是因為它更容易與其他邏輯系列（如TTL）接口。

如果使用負電源，則需要在設計的整個基于ECL的部分中分布干凈的接地。使用正參考ECL時，應將相同的考慮應用于電源分配。例如，如果系統(tǒng)中同時使用TTL和ECL，建議為兩個邏輯系列使用單獨的電源平面，以便TTL開關瞬變不會影響ECL操作。

功耗

在圖1中，我們看到改變輸入的邏輯狀態(tài)會使電流流過Q1或Q2。然而，應該注意的是，流經(jīng)Q1和Q2的總電流對于邏輯高輸入和邏輯低輸入幾乎相同。因此，ECL電路第一級的功耗幾乎是恒定的。

在電壓轉(zhuǎn)換期間，CMOS邏輯門會引起電源電壓的瞬態(tài)干擾。ECL的一個主要優(yōu)點是輸入級（即Q1和Q2）的電流控制行為不會像CMOS開關那樣引起干擾。

然而，這種噪聲性能是以消耗更多靜態(tài)功率為代價的。請注意，CMOS柵極僅在電壓轉(zhuǎn)換期間消耗功率，而由Q1和Q2形成的差分對（見圖1）幾乎總是消耗大約4伏1.3克Ω≈3米一種4V1.3kΩ≈3mA從伏CCVCC.

如果我們關注靜態(tài)功耗，ECL是一個高功率邏輯系列。但是，如果我們考慮動態(tài)功耗，ECL可以比CMOS更高效，尤其是在工作頻率增加的情況下。如圖4所示。

圖4.圖片由安森美半導體提供。

低于20MHz，ECL比CMOS消耗更多的電源電流，但當我們超過這個頻率時，ECL變得更有效率。這就是ECL是高頻時鐘分配的有吸引力的解決方案的原因。

最后要注意的是，射極跟隨器（見圖1）必須提供大輸出電流來為負載電容充電，因此它們會導致電源電壓出現(xiàn)明顯的瞬態(tài)偏差。因此，在某些情況下，建議使用兩根獨立的電源線：一根用于輸入級，一根用于射極跟隨器。這可以防止由射極跟隨器產(chǎn)生的電源干擾污染ECL差分對。

概括

ECL被認為是一個非常高速的邏輯系列。它通過采用相對較小的電壓擺幅并防止晶體管進入飽和區(qū)來實現(xiàn)其高速運行。

使用正電源電壓的ECL實現(xiàn)被稱為正參考ECL或PECL。抗噪性是早期ECL門使用負電源電壓的主要原因。后來，PECL開始流行，因為它的邏輯電平與TTL等其他邏輯系列的邏輯電平更兼容。

ECL的靜態(tài)功耗相對較大，但其整體電流消耗在高頻時低于CMOS。因此，ECL在時鐘分配電路和其他高頻應用中特別有利。
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