板子

這次的板卡很多人應(yīng)該不陌生，EBAZ4205-傳說中的曠板，之前20元就能買到，使用非常廣泛。

參考

UG895 文檔描述了電路板文件的結(jié)構(gòu)和內(nèi)容。

板文件的結(jié)構(gòu)

Xilinx Vivado 板文件存放在 Vivado 安裝目錄中：

//data/boards/board_files/

在這個目錄中，我們可以創(chuàng)建新文件夾并以我們的板子命名（例如 ebaz4205）。在這個目錄中，我們將創(chuàng)建另一個以板版本命名的文件夾（例如 1.0）。

該文件夾將包含我們的電路板圖片和三個重要的 XML 文件：

board.xml - 定義關(guān)于板的所有信息。它包括基本信息（例如電路板名稱、描述、供應(yīng)商）、有關(guān)板上組件的信息（例如 FPGA 部件、LED、按鈕）、有關(guān)板上組件所需接口的信息以及實現(xiàn)這些接口的首選 IP 內(nèi)核。

preset.xml - 預(yù)設(shè) board.xml 文件中指定的 IP 內(nèi)核定義。

part0_pins.xml - 為board.xml 文件中指定的物理引腳接口定義和 I/O 標(biāo)準(zhǔn)。

創(chuàng)建所有必需的文件夾和文件后，我們的板文件文件夾結(jié)構(gòu)應(yīng)如下所示：

ebaz4205/
└──1.0
├──board.xml
├──ebaz4205.jpg
├──part0_pins.xml
└──preset.xml

下面針對每個文件簡單介紹一下內(nèi)容。

board.xml

該文件以名為的 XML 標(biāo)記開頭，我們將在其中提供有關(guān)該板的基本信息：

"2.1"vendor="miner.ebang.com.cn"name="ebaz4205"display_name="EBAZ4205DevelopmentBoard"url="http://miner.ebang.com.cn"preset_file="preset.xml">

首先，我們定義板文件架構(gòu)版本 - 告訴 Vivado 軟件如何解釋文件中提供的數(shù)據(jù)的屬性（在 Vivado 2020.1 中，我目前使用的架構(gòu)的最新版本是 2.1）。接下來，我們?yōu)殡娐钒骞?yīng)商定義供應(yīng)商名稱、電路板名稱和網(wǎng)頁。在標(biāo)簽中，我們還指定了稍后將使用的預(yù)設(shè)文件的名稱。在此之后，我們必須通過在新行中寫入來關(guān)閉標(biāo)記。所有其他板信息必須在這兩個標(biāo)簽之間定義。

為了確保板文件的正常工作，我們必須添加 和 標(biāo)簽：

1.0
"1">1.0

標(biāo)簽用于跟蹤電路板文件的版本，而 標(biāo)簽用于指定這些文件可以與哪些電路板 PCB 修訂版一起使用。

我們可以通過在 中指定圖像和在標(biāo)簽中指定描述來添加板的圖片和描述：

"ebaz4205.jpg"display_name="EBAZ4205DevelopmentBoard"sub_type="board">
EBAZ4205DevelopmentBoard

EBAZ4205isminingboardusedinEbangEbitE9+bitcoinminermachine.Thisboardfeatures256MBDDR3memory,128MBNANDFlashmemory,10/100MBitEthernetandspeedgrade-1Zynq7010.

創(chuàng)建新項目時，大部分信息將顯示在板選擇窗口中：

或在 Vivado 項目摘要窗口中：

提供基本信息后，現(xiàn)在我們可以通過在標(biāo)簽之間添加信息來指定板上的組件：

"part0"display_name="EBAZ4205"type="fpga"part_name="xc7z010clg400-1"pin_map_file="part0_pins.xml"vendor="xilinx"spec_url="www.xilinx.com">
FPGApartontheboard





"master"name="ps7_fixedio"type="xilinx.com:display_processing_system7:fixedio_rtl:1.0"of_component="ps7_fixedio"preset_proc="ps7_preset">

"xilinx.com"library="ip"name="processing_system7"order="0"/>



"master"name="leds_2bits"type="xilinx.com:interface:gpio_rtl:1.0"of_component="leds_2bits"preset_proc="leds_2bits_preset">

"xilinx.com"library="ip"name="axi_gpio"order="0"/>

"TRI_O"physical_port="leds_2bits_tri_o"dir="out"left="1"right="0">

"0"component_pin="leds_2bits_tri_o_0"/>
"1"component_pin="leds_2bits_tri_o_1"/>






"ps7_fixedio"display_name="PS7fixedIO"type="chip"sub_type="fixed_io"major_group=""/>


"leds_2bits"display_name="LEDs"type="chip"sub_type="led"major_group="GeneralPurposeInputorOutput">
LEDs,ActiveLow




首先我們必須定義板上使用的 FPGA 型號， EBAZ4205 的情況下它是 xc7z010clg400-1。我們還定義了這個組件的供應(yīng)商和引腳映射文件。所有用于實現(xiàn) FPGA 和電路板組件之間接口的 IP 內(nèi)核都必須在 FPGA 標(biāo)簽之間定義。

第一個定義的接口將是 Zynq 處理系統(tǒng)的固定 I/O。我們必須指定接口模式、名稱、首選 IP 核來實現(xiàn)此接口和預(yù)設(shè)名稱(preset_proc)，它將 IP 核與 preset.xml 文件中的預(yù)定義配置進(jìn)行鏈接：

```

第二個定義的接口用于 LED。為了實現(xiàn)這個接口，我們將使用 AXI GPIO IP 內(nèi)核。對于此接口，我們還必須定義端口引腳映射，因為 AXI GPIO IP 內(nèi)核端口引腳必須連接到物理 FPGA 引腳：

"master"name="leds_2bits"type="xilinx.com:interface:gpio_rtl:1.0"of_component="leds_2bits"preset_proc="leds_2bits_preset">

"xilinx.com"library="ip"name="axi_gpio"order="0"/>

"TRI_O"physical_port="leds_2bits_tri_o"dir="out"left="1"right="0">

"0"component_pin="leds_2bits_tri_o_0"/>
"1"component_pin="leds_2bits_tri_o_1"/>

在定義 FPGA 部分及其接口之后，我們必須定義其他組件。默認(rèn)情況下一個是 Zynq 7000 處理系統(tǒng)，另一個是 LED。之前創(chuàng)建的接口將通過稱為組件名稱的屬性鏈接到這些組件：

"ps7_fixedio"display_name="PS7fixedIO"type="chip"sub_type="fixed_io"major_group=""/>


"leds_2bits"display_name="LEDs"type="chip"sub_type="led"major_group="GeneralPurposeInputorOutput">
LEDs,ActiveLow

該聲明還讓我們可以在 Vivado 模塊設(shè)計窗口的 Board 選項卡中找到我們的組件：

在 board.xml 文件中，如果方便，我們還必須為板上的所有組件定義 JTAG 鏈。在這種情況下，我們只有一個用于 FPGA 部分的 JTAG 鏈：

"chain1">
"0"component="part0"/>

當(dāng)然，我們必須指定將我們的組件接口鏈接到在 part0_pins.xml 文件中聲明的物理 FPGA 引腳的連接：

"part0_leds_2bits"component1="part0"component2="leds_2bits">
"part0_leds_2bits_1"c1_st_index="0"c1_end_index="1"c2_st_index="0"c2_end_index="1"/>

這里 c1_st_index 和 c1_end_index 對應(yīng) part0_pins.xml 文件中的 pin 索引，而 c2_st_index 和 c2_end_index 對應(yīng) IP 核端口 pin 索引。

preset.xml

preset.xml 文件以名為 的 XML 標(biāo)記開頭，我們必須在其中提供此文件架構(gòu)版本。預(yù)設(shè)文件的當(dāng)前架構(gòu)版本是 1.0：

"1.0">

我們必須通過在新行中寫入 來關(guān)閉 標(biāo)記。IP 核的預(yù)設(shè)將列在這兩個標(biāo)簽之間。

首先我們?yōu)?Zynq 處理系統(tǒng) IP 核添加配置。這些配置通過名為 preset_proc_name 的屬性鏈接到 board.xml 文件：

"ps7_preset">
"xilinx.com"library="ip"name="processing_system7"version="*">

"CONFIG.PCW_UART1_PERIPHERAL_ENABLE"value="1"/>
"CONFIG.PCW_UART1_UART1_IO"value="MIO24..25"/>
"CONFIG.PCW_SD0_PERIPHERAL_ENABLE"value="1"/>
"CONFIG.PCW_SD0_SD0_IO"value="MIO40..45"/>
"CONFIG.PCW_NAND_PERIPHERAL_ENABLE"value="1"/>
"CONFIG.PCW_NAND_GRP_D8_ENABLE"value="0"/>
"CONFIG.PCW_ENET0_PERIPHERAL_ENABLE"value="1"/>
"CONFIG.PCW_ENET0_ENET0_IO"value="EMIO"/>
"CONFIG.PCW_ENET0_GRP_MDIO_ENABLE"value="1"/>
"CONFIG.PCW_ENET0_PERIPHERAL_FREQMHZ"value="100Mbps"/>
"CONFIG.PCW_GPIO_MIO_GPIO_ENABLE"value="1"/>
"CONFIG.PCW_GPIO_MIO_GPIO_IO"value="MIO"/>
"CONFIG.PCW_ENET_RESET_ENABLE"value="0"/>
"CONFIG.PCW_USB_RESET_ENABLE"value="0"/>
"CONFIG.PCW_I2C_RESET_ENABLE"value="0"/>
"CONFIG.PCW_UIPARAM_DDR_BUS_WIDTH"value="16Bit"/>
"CONFIG.PCW_UIPARAM_DDR_PARTNO"value="MT41K128M16JT-125"/>

在 Zynq 7000 處理系統(tǒng)中，我們啟用 UART1、SD0、NAND、ETHERNET0 和其他外設(shè)，為這些外設(shè)選擇 MIO 引腳并配置 DDR 內(nèi)存。

接下來，我們?yōu)?AXI GPIO IP 內(nèi)核添加配置，該內(nèi)核將用于在板上實現(xiàn) FPGA 和用戶 LED 之間的接口：

"leds_2bits_preset">
"xilinx.com"library="ip"name="axi_gpio"ip_interface="GPIO">

"CONFIG.C_GPIO_WIDTH"value="2"/>
"CONFIG.C_ALL_OUTPUTS"value="1"/>
"CONFIG.C_ALL_INPUTS"value="0"/>
"CONFIG.C_DOUT_DEFAULT"value="0x00000003"/>

在這里，我們將 AXI GPIO IP 內(nèi)核配置為只有 2 個引腳將用作默認(rèn)邏輯值為 1 的輸出，因為該板上的 LED 處于低電平有效（通過提供邏輯 0 開啟）。

part0_pins.xml

part0_pins.xml 文件在 標(biāo)簽之間鍵入信息，我們必須在其中指定板上使用的 FPGA 部件。在這兩個標(biāo)簽之間，我們將提供所有引腳映射信息：

"xc7z010clg400-1">

"0"name="leds_2bits_tri_o_0"iostandard="LVCMOS33"loc="W14"/>
"1"name="leds_2bits_tri_o_1"iostandard="LVCMOS33"loc="W13"/>

此處列出的引腳通過引腳名稱屬性鏈接到 board.xml 文件中指定的 IP 核端口引腳。我們將 I/O 標(biāo)準(zhǔn)設(shè)置為 LVCMOS33，因為這些引腳所在的 FPGA bank 的電壓在 EBAZ4205 板上設(shè)置為 3.3V。最后，我們通過提供位置屬性 loc 將 IP 核端口引腳鏈接到物理 FPGA 封裝引腳。

我希望本教程能幫助各位更好地了解 Xilinx Vivado 電路板文件結(jié)構(gòu)以及如何為你的開發(fā)板定制電路板創(chuàng)建這些文件。

完整的 EBAZ4205 板文件可以在下面的鏈接中找到，只需要放到文章開頭的路徑下即可：

https://github.com/suisuisi/EBAZ4205/tree/main/Documents/Board%20files

路徑下還有Spartan Edge Accelerator開發(fā)板的文件。

審核編輯：符乾江