DDR 內存正在迅速成為不僅是領先技術，而且是內存設計中唯一使用的技術。因此，DDR 系統在科技行業的需求量很大。與原理圖和 PCB 設計軟件集成的高速仿真工具可以為設計人員提供廣泛的強大功能，以幫助完成整個 DDR 設計過程。從建立布局前約束到自動布線技術和布局后驗證，這些工具消除了設計過程中的猜測，同時讓工程團隊確信他們的系統將按預期運行。

將用于此 DDR 演示的設計是 SiFive 的 HiFive Unleashed、基于 RISC-V 的開發板。除了幾個其他接口和功能外，該板還具有 8 GB 的帶 ECC 的 DDR4。

在原理圖中，兩個差分選通網絡以及一條數據總線上的四個數據網絡可以直接導出到 HyperLynx LineSim 進行布局前仿真（圖 2）。借助 HyperLynx DDR 中的廣泛功能，使用組件 IBIS 模型模擬真實世界的場景使工程師能夠在布局電路板之前確定和優化傳輸線行為。供應商通常為 DDR 控制器和用于 I/O 行為建模的 DRAM 組件提供 IBIS 模型。

圖 2：四個數據網絡和差分選通網絡可以從原理圖工具中導出到 Linesim

在 LineSim 中，數據和選通網絡的引腳和映射已自動從其原理圖符號中繼承。然后，除了來自組件 IBIS 模型的驅動強度和 ODT 值之外，工程師還可以分配控制器的特定引腳緩沖區數據。在這種情況下，具有 48 歐姆終端值的中等驅動強度將用于預期目的。一旦引腳被分配并指定為輸入或輸出，它們的 LineSim 符號將準確反映緩沖區方向和引腳名稱（圖 3）。

圖 3：網絡及其相關緩沖區顯示在 LineSim 中

除了材料的介電常數外，層厚還會對電子元件的功能產生重大影響，尤其是在高頻下。工程師能夠在 HyperLynx 中創建層堆疊并計算信號、平面和電介質數據（圖 4）。布局前 DDR LineSim 中的堆疊功能允許了解此信息將如何影響阻抗值和信號行為。

圖 4：疊加編輯器可以幫助確定初始疊加數據

可以創建耦合區域以幫助規劃和可視化潛在的信號放置和分組，以及確定走線阻抗和耦合距離。這些區域在對走線長度、寬度和間距運行仿真掃描時很有用，以便為布局約束找到可接受的參數。在這個例子中，工程師創建了兩個耦合區域：一個用于數據網絡，一個用于選通網絡。將差分跡線添加到其耦合區域后，可以調整寬度和間距參數以微調值，同時確保滿足阻抗容差（圖 5）。在此示例中，電路板將被密集封裝，因此工程師將嘗試最小化走線寬度和間距，同時仍保持接近 100 歐姆差分阻抗規范。

圖 5：LineSim 中選定耦合區域的跡線寬度和間距值可視化

一旦分配了組件模型和耦合區域，網絡就可以進行仿真了。DDRx 向導引導用戶逐步完成設置過程（圖 6）。首先，必須在“初始化”頁面上指定 DDR 接口的類型以及數據速率。接下來，控制器和 DRAM 設備必須使用“控制器”和“DRAM”頁面上的相應參考標志來分配。在選擇 DRAM 時，用戶還會注明插槽數和等級。插槽代表設計中存在的 DIMM 模塊的物理數量。由于此設計沒有可拆卸的 DIMM 模塊，因此將有零個插槽。板上的板載 DRAM 模塊只有一個芯片，對應一個等級。

圖 6：DDRx 向導引導用戶逐步完成設置過程

因為工程師最初對確定物理網絡參數將如何影響數據網絡上的時序感興趣，所以在“要模擬的網絡”頁面上只選擇“數據時序”部分。如果需要，還可以使用模擬偏斜時序以及地址和命令時序的選項。幾乎所有 DRAM 供應商都遵循通用命名約定以遵守 JEDEC 標準。DDRx 向導使用此標準約定來自動確定“DRAM 信號”頁面上的 DDR 內存總線信號。只需要模擬一個數據網即可找到初始時序信息，因此可以在“禁用網絡”頁面上禁用除一個網絡之外的所有網絡。片上終端是內置在 DRAM 硅中的動態終端電阻，用于阻抗匹配。不同的 ODT 設置會對信號質量產生很大影響。在“ODT 模型”頁面上，可以選擇源自 IBIS 模型的控制器和 DRAM 設備的動態 ODT 值。“刺激和串擾”頁面允許用戶在檢查 SI 損傷時控制運行多少偽隨機序列。為了更快的仿真運行時間，可以使用更小的位模式。為了獲得更準確的結果，可以使用更長的位模式。

布局前仿真 DDRx 向導允許用戶設置掃描以確定一系列值將如何影響信號行為。在這種情況下，工程師希望了解不同選通網絡長度對數據信號質量的影響。在“Sweep Manager”頁面上選擇差分耦合區域，可以指定從半英寸到兩英寸半的長度范圍，增量為四分之一英寸（圖 7）。這些值是根據大約 1.2 英寸的初步數據凈長度選擇的。

圖 7：可以設置掃描以模擬不同的頻閃網長度

模型角可以為IC在典型或極端參數值下的性能提供有價值的見解。通過在“模擬選項”頁面上僅選擇快速和慢速模型角點，工程師可以深入了解信號在兩種極端情況下的表現。如果他們在這些條件下通過考試，那么他們可以在典型情況下通過考試。在其余的設置階段，不需要調整太多其他內容。一旦啟動模擬，模擬器將逐步完成先前定義的9次掃描中的每一次。完成后，輸出HTML報告將顯示每次掃描的結果。紅色單元格和通過表示失敗，綠色單元格表示失敗。在寫入命令期間，很明顯，在大多數情況下，當差分選通長度低于四分之三英寸或超過四分之一英寸（圖8）時，會發生故障。這表明數據網絡和選通網絡之間存在大約正負半英寸的可接受長度差異。read命令模擬相同的響應。

圖 8：輸出 HTML 報告顯示每次掃描是通過還是失敗

可以查看每個掃描的眼密度鏈接以便更好地進行比較。圖中的眼圖模板考慮了 DQS 邊緣變化并自動放置。第一個圖表（圖 9）顯示了大于 2 英寸的差分頻閃網長度。第二個圖（圖 10）顯示了可接受長度參數內的選通長度。這兩個圖表顯示了通過和失敗之間的明顯區別。

圖 9：當差分選通網絡長度大于 2 英寸時顯示信號復雜性的眼圖

圖 10：眼圖顯示明顯更好的信號質量和可接受的差分選通網絡長度

回到 LineSim，工程師在原理圖中添加了兩個地址網絡（圖 11）。這種布局使用翻蓋技術來節省空間。這種布線拓撲結構是通過放置通孔來實現從引腳到內部走線層的層變化。還為位于同一內層的地址網絡的每個段創建了耦合區域，包括耦合到數據網絡的段。

圖 11：LineSim 示意圖中顯示的地址網絡和相關耦合區域

工程師將運行交互式模擬，而不是運行另一個批量模擬，以查看來自地址網絡的受害數據網絡上的串擾。要了解走線間距如何影響串擾結果，地址和數據網絡之間的寬度可以從 4 mil 掃描到 12 mil。通過將數據位 9 識別為受害者，可以確定附近攻擊者網絡在該特定跡線上引起的噪聲量。然后可以將這些發現納入布局實踐中。仿真完成后，結果顯示，當走線間距為 4 mil 時，串擾水平最高（圖 12）。然而，即使看到的最高串擾量也約為 120 mV，這對于性能來說可能是可以接受的。如果電平開始達到 150 mV 以上，

圖 12：串擾仿真結果表明，最高水平的串擾發生在走線間距為 4 mil 的情況下

利用從運行這些布局前仿真中發現的信息，工程師可以使用原理圖工具中的約束管理器創建初始約束。約束管理器允許用戶創建網絡類、間隙規則和約束類，以確保滿足物理布局和布線要求。可以創建網絡類來定義指定網絡的寬度和間距要求。工程師創建了一個名為“DDR_BANK1”的網絡類，其中包含單個 DRAM 模塊的數據和數據掩碼網絡。考慮到來自疊層的介電和阻抗信息，數據和數據掩膜網絡的寬度應約為 3.5 密耳，以將單端阻抗值保持在 50 歐姆左右。輸入值后，約束管理器會根據跡線寬度顯示近似阻抗值（圖 13）。頂層和底層阻抗不會那么重要，因為位于這些層上的走線的唯一部分將是設備引腳的扇出。一旦在約束管理器中定義了參數，布局工具將要求在布局和布線時遵守這些約束。可以從原理圖和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協作，以及動態編輯。一旦在約束管理器中定義了參數，布局工具將要求在布局和布線時遵守這些約束。可以從原理圖和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協作，以及動態編輯。一旦在約束管理器中定義了參數，布局工具將要求在布局和布線時遵守這些約束。可以從原理圖和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協作，以及動態編輯。

圖 13：輸入跡線寬度值后，約束管理器會計算阻抗值

可以創建間隙規則來定義網絡、組件和電路板對象之間的物理間隙約束。約束類允許用戶將具有相同或單獨的網絡類分配的網絡組合在一起，同時還允許向每個網絡添加物理要求。除了 DRAM 的單個約束類別外，工程師還為數據和選通網絡創建了單獨的清除規則。約束類將包含數據庫的所有數據、數據掩碼和選通網絡。一旦創建了約束類，并添加了適當的網絡，就可以為這些網絡定義許多物理參數，包括阻抗容差和長度匹配要求。LineSim 模擬表明選通網絡必須在數據網絡的半英寸范圍內匹配，可以在約束類中定義。此外，工程師希望確保數據和數據屏蔽網絡的長度在 200 mil 范圍內匹配（圖 14）。

圖 14：數據和數據掩碼網絡的長度應在 200 mil 范圍內匹配，該范圍在約束管理器中定義

串擾仿真結果確定，即使數據網之間的間距為 4 mil，串擾水平也應在合理范圍內。為了安全起見，工程師已將間隙規則要求設置為 5 mil 間距閾值（圖 15）。如果執行額外的模擬計算，還可以應用更精確的走線、焊盤和通孔之間的間隙值。類間間隙矩陣允許用戶指定在網絡類之間應用哪些間隙規則。

圖 15：約束管理器中定義了 5 mil 間隙閾值

分配了初始網絡約束后，設計人員就可以為適當的 DRAM 布線。對于這種布局，SoC 被放置在電路板的中間，DRAM 模塊就在它的下方。每個組件引腳的扇出已放置在頂層和底層。此 DRAM 的其余網段將在第 5 層布線。在 Net Explorer 面板中，選擇 DDR1 約束類將突出顯示網絡的引腳連接（圖 16）。

圖 16：在 Net Explorer 中選擇先前定義的 DDR1 約束類將突出顯示引腳連接

現在，設計者只需選擇約束類，按鍵盤上的 F8 鍵打開草圖布線，用鼠標繪制他們想要的布線路徑，工具將自動布線。右鍵單擊其中一個路由數據網絡并選擇目標長度，可以輕松查看匹配組中每條跡線的實際長度值（圖 17）。這有助于可視化走線是否在工程師之前設置的 200 mil 長度匹配約束范圍內。很明顯，走線長度不符合指定要求，因此設計人員可以使用自動調諧功能快速蛇形匹配該組中的所有走線信號。

圖 17：Target Lengths 功能使用戶可以清楚地看到他們的走線長度是否調整正確

接口正確布線后，用戶可以將布局直接導出到 HyperLynx DDR 以進行布局后分析。運行布局后分析的目的是驗證電路的正確功能和完整性。布局后仿真將考慮網絡和疊層的實際長度和阻抗值，以及來自相鄰走線和組件的影響。加載 HyperLynx BoardSim（圖 18）后，設計人員將首先啟用信號之間的耦合效應、信號與區域填充之間的耦合效應以及損耗效應，以更準確地預測信號行為。通過布局后 DDR 分析，用戶可以運行交互式仿真和批量仿真，以全面了解系統功能。交互式仿真期間生成的示波器視圖將為單獨選擇的網絡提供真實的波形和值。對于此演示，將僅顯示批量模擬。

圖 18：HyperLynx BoardSim 布局后工具視圖

在布局后的 DDRx 向導中，工程師最初會指定此接口為 DDR4，傳輸速率為每秒 2400 兆。接下來，必須分配控制器組件。這一次，在分配內存組件時，工程師將選擇所有 9 個 DRAM。由于整個 DRAM 接口已布線，因此可以通過模擬數據時序、時鐘到選通信號偏斜以及地址和命令來收集重要的功能信息（圖 19）。在這種情況下，感興趣的網絡是地址網絡之一以及剛剛路由的數據和選通信號。用于布局前模擬的相同 ODT 設置也將在此處應用，但重要的是運行具有不同 ODT 值的多個模擬。

圖 19：從布局后仿真中提取的時序信息可以對電路性能提供有價值的洞察

內存控制器本身必須在運行中補償時鐘和選通信號之間的偏差。它通過在必要時添加適當的延遲來實現這一點，稱為寫入均衡。The DDRx Wizard can account for write leveling during simulation when the checkbox on the “Leveling and Calibration” page is selected. 默認 DRAM 時序模型符合 JEDEC，但控制器模型應特定于設計的控制器設備。時序模型向導可以從“時序模型”頁面啟動，用于根據供應商時序參數設置和創建自定義時序模型。模擬快速和慢速模型拐角可為最極端的情況提供性能信息。HyperLynx DDR 中提供的定制級別允許用戶創建高度特定于設計的參數和限制，

一旦模擬完成，HTML報告表明，對于慢速模型轉角情況，數據寫入命令將傳遞給所有網絡，但快速模型轉角情況無法達到最大轉換速率裕度（圖20）。可能需要進一步研究這些誤差，并進行額外的模擬。HTML報告中的每個結果都包含一個超鏈接，該超鏈接將打開該實例的EZwave示波器視圖。

圖20:HTML模擬報告顯示，快速模型轉角情況未達到最大轉換率裕度

“差分網絡”選項卡顯示了多條記錄道上發生的許多錯誤，可能需要進一步注意和調查（圖21）。由于控制器上啟用了寫平衡選項，因此滿足所有傾斜裕度。眼睛密度鏈接頁面允許對每個模擬結果進行進一步調查和可視化。

圖21:Differential Nets選項卡顯示了許多錯誤

在本演示的最后一部分，將使用通用批處理向導僅模擬數據和數據掩碼網絡上的串擾效果。當大多數串擾發生時，僅模擬快速模型角點可以解釋這種情況。然后，工程師將自定義耦合閾值，使其具有緊密的參數，與侵略者的最大距離為20密耳，最小耦合軌跡長度為200密耳（圖22）。最后，每個網絡上允許的最大串擾電平將指定為50 mV。

圖22：耦合閾值可根據具體設計要求進行定制

一旦模擬完成并顯示HTML報告，工程師可以安全地確定數據網絡不會受到不可接受的串擾。任何網絡上的最大串擾略低于40 mV（圖23），仍遠低于確定的50 mV閾值。

圖23：沒有任何網絡超過50 mV串擾閾值

HyperLynx DDR 中提供的強大功能使工程師能夠在設計過程的所有階段可視化現實世界的性能障礙。使用這項技術，可以在關鍵信號完整性并發癥發生之前捕獲和反轉，并完全避免它們。借助集成的仿真和設計工具，用戶可以消除 DDR 設計過程中的猜測，同時消除復雜的信號完整性問題并防止昂貴的電路板重新設計。

審核編輯：郭婷