inout連接不上如何解決呢
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在SpinalHDL 1.7.0版本里，在仿真方面開始支持了VCS，這解決了在FPGA設(shè)計(jì)里采用Verilator時(shí)無法仿真廠商IP的問題。故此，前段時(shí)間嘗試了把集成FPGA廠商DDR IP的測(cè)試。不曾想?yún)s遇到了一個(gè)從未遇到的錯(cuò)誤。在DDR仿真里一般由控制器IP以及廠商的Memory Model組成，我將其各自封裝成了一個(gè)Blackbox，而在集成的時(shí)候確過不去了。為簡(jiǎn)單起見，這里采用下面的代碼示例：
?
看起來似乎沒啥毛病對(duì)吧，而且在之前寫Verilog時(shí)候inout端口也是這么連接的。然而在運(yùn)行的時(shí)候卻報(bào)了下面的錯(cuò)誤：
這錯(cuò)誤類型我熟，但貌似明顯我并沒有犯這個(gè)錯(cuò)誤啊…… 》解決之道
首先需要說明的是，這種使用場(chǎng)景也僅在仿真的時(shí)候會(huì)使用到，而真實(shí)的設(shè)計(jì)場(chǎng)景是不會(huì)有這么用的。但上面這個(gè)場(chǎng)景確實(shí)存在。在git上大神給出了下面的答復(fù)：
??
針對(duì)這種場(chǎng)景，這里給出一個(gè)解決方案,ddrWrapper重寫如下：
修改后即可達(dá)成我們想要的效果：
審核編輯：劉清
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原文標(biāo)題：踩坑系列——inout連接不上
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