數字IC設計+EDA流程及專有名詞

1. 數字IC設計流程相關名詞梳理

半定制設計（ASIC）：

工藝廠商已經把邏輯門設計好了，只需要搭建自己的電路，不用管邏輯門里面的晶體管。

RTL ( Register Transfer Level)設計：

利用硬件描述語言，如verilog對電路以寄存器之間的傳輸為基礎進行描述；寄存器傳輸是時序電路，時鐘沿到來的時候才變化，寄存器可以統一受時鐘控制。

功能驗證：

在功能上確保每一步設計與實現的流程轉換時，能夠保證它的邏輯不要變形，在ASIC設計與實現各個階段都對應有不同的驗證手段和工作。

邏輯綜合：

將RTL級設計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關系，可以用一張表來表示，稱為門級網表( Netlist )，門級網表也是一個標準的Verilog語言，他描述的層次比RTL層級更低。

門級網表：標準單元的門+連線。圖紙是半定制，不用細節到晶體管，只用到門和連線即可；

所需內容：庫文件，RTL代碼，時序等約束文件（.sdc），綜合的腳本（即命令，可以提前寫好)；

生成內容：門級網表（還是代碼 .gv gate verilog），SDC。

形式驗證：

主要是檢查網表和和RTL是否等價，不需要激勵，是靜態仿真：通過數學模型的方法看是否滿足。做等價性檢查用到Synopsys的Formality工具。

STA ( Static Timing Analysis，靜態時序分析) ：

套用特定的時序模型(Timing Model)，針對特定電路分析其是否違反設計者給定的時序限制(Timing Constraint)；靜態時序分析：通過數學的方法，來計算所有的路徑，有沒有滿足時序。

對布圖前后的門級網表進行STA：在布圖前，PrimeTime使用由庫指定的線載模型估計線網延時。如果所有關鍵路徑的時序是可以接受的，則由PrimeTime或DC得到一個約束文件，目的是為了預標注到布圖工具。在布圖后，實際提取的延遲被反標注到PrimeTime以提供真實的延遲計算

時鐘樹綜合CTS（Clock Tree Synthesis）：

簡單點說就是時鐘的布線。由于時鐘信號在數字芯片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。CTS工具，Synopsys的Physical Compiler

布局布線：

布局規劃：就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規劃能直接影響芯片最終的面積。

布線（CTS之后）就是普通信號布線了，包括各種標準單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0.13um工藝，或者說90nm工藝，實際上就是這里金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。工具Synopsys的Astro，或者Synopsys的IC Compiler （ICC）（ICC是Astro的下一代取代產品）

Extrat RC和STA：

前面邏輯綜合后STA的話，用的是一個理想的時序模型（Timing Model）去做的，這個實際上并沒有實際的時序信息，實際cell擺在哪里，兩個cell之間的走線延時等信息都是沒有的，因為這個時候還沒有布局布線，兩個的位置都是不確定的，自然沒有這些信息。當位置確定之后，才會真正的去提取這些延時信息（Extrat RC），然后再做布局布線之后的STA，此時的STA相較于綜合時的STA，拿到的延時信息就是更真實的！包括時鐘，也是插了時鐘樹之后真正的時鐘走線，時鐘路徑的延時也是更真實的。如果布局布線之后還有不滿足時序的地方，也會退回去前面的階段進行修改。

版圖物理驗證：

對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如：

LVS（Layout Vs Schematic）驗證：簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；

DRC（Design Rule Checking）：設計規則檢查，檢查連線間距，連線寬度等是否滿足工藝要求；

ERC（Electrical Rule Checking）：電氣規則檢查，檢查短路和開路等電氣 規則違例；等等。

工具為Synopsys的Hercules。

實際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進步產生的DFM（可制造性設計）問題。物理版圖驗證完成也就是整個芯片設計階段完成，下面的就是芯片制造了。

GDSII文件：

物理版圖以GDSII的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實際的電路，再進行封裝和測試，就得到了實際的芯片。

2. IC設計過程中用到的EDA工具總結

審核編輯 ：李倩