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SystemVerilog中帶參數的let介紹

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 作者:驗證哥布林 ? 2022-12-05 10:38 ? 次閱讀

“let”和define一樣,也是可以帶有參數的。

module abc;
 logic clk, x, y, j;
 logic [7:0] r1;
 let lxor (p, q=1’b0) = p^q;
 always @ (posedge clk) begin
 for (i = 0; i <= 256; i++) begin
 r1 = lxor( i ); 
 //After expanding the ‘let’ instance, 
 //this will be r1 = i ^ 1’b0;
 end
 end
 endmodule

在上面的例子中,“let”中包含2個參數“p”和“q”。

lxor(i)將i傳遞給“p”,"q"還是默認值1‘b0。

所以

r1 = lxor( i );

等價

r1 = i ^ 1’b0;






審核編輯:劉清

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原文標題:SystemVerilog中帶參數的“let”

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

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