為了滿足智能手機(jī)功能不斷增長(zhǎng)的數(shù)據(jù)需求，現(xiàn)代數(shù)字移動(dòng)通信系統(tǒng)的基礎(chǔ)設(shè)施架構(gòu)必須不斷發(fā)展，以適應(yīng)更寬的帶寬和更快的數(shù)據(jù)轉(zhuǎn)換。目前在數(shù)據(jù)轉(zhuǎn)換架構(gòu)中用于實(shí)現(xiàn)更快數(shù)據(jù)速率的功能處理模塊是數(shù)字IF處理、DDC（數(shù)字下變頻器）和DUC（數(shù)字上變頻器）。這些數(shù)字功能可以在DSP和FPGA中實(shí)現(xiàn)，一些大公司也建立了自己的數(shù)字IF處理ASIC。ADI正在將越來(lái)越多的此類數(shù)字IF處理模塊集成到高速轉(zhuǎn)換器IC中，從而顯著減輕設(shè)計(jì)工作，并節(jié)省系統(tǒng)成本和功耗。本文探討了ADI中頻和RF轉(zhuǎn)換器中的集成DDC和DUC通道，并解釋了它們?cè)趯?shí)際應(yīng)用中的工作原理。

高速轉(zhuǎn)換器是現(xiàn)代無(wú)線基站系統(tǒng)的關(guān)鍵功能之一。越來(lái)越多的此類轉(zhuǎn)換器集成了復(fù)雜的數(shù)字信號(hào)處理模塊，以簡(jiǎn)化FPGA在系統(tǒng)設(shè)計(jì)中的工作。轉(zhuǎn)換器中的數(shù)字信號(hào)處理模塊為系統(tǒng)設(shè)計(jì)提供了寶貴的優(yōu)勢(shì)，但許多工程師仍未廣泛了解這些優(yōu)勢(shì)。本文有望清晰地介紹數(shù)據(jù)轉(zhuǎn)換器中的DDC和DUC功能，并使系統(tǒng)設(shè)計(jì)人員能夠充分利用ADI轉(zhuǎn)換器為收發(fā)器架構(gòu)提供的優(yōu)勢(shì)。請(qǐng)注意，本文將重點(diǎn)介紹ADC和DAC中的數(shù)字處理模塊，因此在某些描述中將發(fā)送器和接收器模塊組合在一起。如果引起混淆，請(qǐng)省略信號(hào)流方向。

在現(xiàn)代數(shù)字移動(dòng)通信系統(tǒng)中，發(fā)射和接收路徑（包括下文描述中的觀察接收路徑）可以根據(jù)信號(hào)的特性分為三個(gè)主要級(jí)：RF級(jí)、模擬IF級(jí)和數(shù)字IF級(jí)。

圖1顯示了典型發(fā)射器和接收器的框圖。

圖1.發(fā)射器或接收器的典型框圖。

RF級(jí)處理RF信號(hào)，通常包括當(dāng)前LTE標(biāo)準(zhǔn)中700 MHz至3.8 GHz的信號(hào)頻率范圍。

在混頻器、調(diào)制器或解調(diào)器（均為移頻級(jí)）之后，RF信號(hào)將轉(zhuǎn)移到直流附近的較低頻率，低于300 MHz。從數(shù)據(jù)轉(zhuǎn)換器到混頻器，過(guò)程模塊包括轉(zhuǎn)換器（ADC或DAC）、模擬濾波器和IF放大器。我們將該級(jí)稱為模擬IF級(jí)。

在轉(zhuǎn)換器之后，實(shí)際上，在轉(zhuǎn)換器的量化器部分之后，信號(hào)變?yōu)閿?shù)字信號(hào)，與隨后的FPGA或ASIC一起，我們稱之為數(shù)字IF級(jí)。此階段中單個(gè)數(shù)字信號(hào)處理模塊的常用術(shù)語(yǔ)是用于 T 的 DUC（數(shù)字上變頻器）。x路徑和 R 的 DDC（數(shù)字下變頻器）x路徑。

一個(gè)例外是直接RF架構(gòu)，其中數(shù)據(jù)轉(zhuǎn)換器直接對(duì)RF信號(hào)進(jìn)行采樣，因此模擬IF級(jí)將被省略，信號(hào)鏈將僅由RF級(jí)和數(shù)字IF級(jí)組成。

典型的DDC模塊包括載波選擇、頻率下變頻器、濾波器和抽取器。這些功能塊按順序工作或可以分別旁路，最終根據(jù)以下FPGA或ASIC的要求以較低的采樣率生成直流復(fù)數(shù)信號(hào)或真實(shí)信號(hào)。

典型的 DUC 模塊包括插值、濾波器、上變頻器和載波合路器。DUC 將直接在直流、中頻或射頻上生成復(fù)雜信號(hào)，具體取決于系統(tǒng)架構(gòu)設(shè)計(jì)。DUC 處理幾乎與 DDC 的處理相反。

為了提高靈活性，DDC 和 DUC 的多個(gè)階段通常分別級(jí)聯(lián)。獨(dú)立的DDC和DUC需要并行處理多個(gè)載波并將它們組合在一起，然后再輸出傳輸信號(hào)或?qū)⑺鼈兎蛛x到接收信號(hào)中。

DDC

在 R 中x鏈，更高的采樣速率是避免信號(hào)混疊、輕松模擬濾波器設(shè)計(jì)以及提供更寬信號(hào)頻段所必需的。但另一方面，接口上的較低數(shù)據(jù)速率是首選，以節(jié)省FPGA/ASIC的功耗、成本和高速邏輯。轉(zhuǎn)換器的集成DDC將滿足以前的要求。

圖 2 顯示了典型 DDC 的框圖。

圖2.DDC 框圖。

NCO 和混音器

為了從干擾（阻塞器和其他載波）中選擇所需的載波，NCO的輸出頻率與輸入IF信號(hào)混合，以將所需的載波轉(zhuǎn)換為直流。這將降低后續(xù)濾波器和抽取器級(jí)的復(fù)雜性。

濾波和抽取

在NCO和混頻器級(jí)之后，低通濾波器用于拾取所需的載波并抑制其他不需要的信號(hào)。在濾波器之后，抽取器將數(shù)據(jù)速率降低兩倍，以降低數(shù)據(jù)速率。為了節(jié)省資源并為客戶提供靈活性，將半帶FIR濾波器和具有兩種功能的抽取器組合在一個(gè)模塊中;塊被復(fù)制并粘貼到級(jí)聯(lián)三到四個(gè)級(jí)別。系統(tǒng)設(shè)計(jì)人員可以根據(jù)應(yīng)用程序選擇使用其中的部分或全部。其他數(shù)字的抽取也用于提高靈活性，特別是在RF ADC中。

公爵

在 Tx鏈，有與R相同的要求x鏈：需要高采樣速率以簡(jiǎn)化濾波器設(shè)計(jì)，將信號(hào)直接置于高IF或RF上，并將鏡像推得很遠(yuǎn)，但接口首選較低的數(shù)據(jù)速率。轉(zhuǎn)換器的集成 DUC 將滿足這些要求。

圖3顯示了典型DUC的框圖。

圖3.DUC 框圖。

插值和濾波

最簡(jiǎn)單的數(shù)字插值算法稱為零填充，這意味著每隔一個(gè)樣本中插入零。采樣率加倍，但圖像也生成在 Fs– F如果在所得光譜中。因此，在插值器之后使用濾波臺(tái)是必要的，以根據(jù)應(yīng)用去除圖像或原始載體。如果去掉原始載波，結(jié)果是插值和粗調(diào)制，F(xiàn)s/2.

與DDC一樣，兩個(gè)插值和濾波器組合為一個(gè)塊。然后復(fù)制、粘貼和級(jí)聯(lián)三到四個(gè)級(jí)別，以提高靈活性。其他超過(guò)2的插值因子也用于提高靈活性，特別是在RF DAC中。

NCO 和混音器

與DDC中的該模塊非常相似，但在功能上相反，DUC中的以下NCO和混頻器級(jí)用于根據(jù)系統(tǒng)架構(gòu)的要求將載波轉(zhuǎn)換為所需的IF或RF頻率。在ZIF架構(gòu)中，可以繞過(guò)該模塊以保持載波處于直流狀態(tài)。

增益、相位、I/Q失調(diào)和反正弦

增益、相位調(diào)整、I/Q失調(diào)和反正弦模塊是許多IF/RF DAC的附件。

增益和相位調(diào)整，I/Q失調(diào)通常協(xié)同工作，獨(dú)立調(diào)諧輸出信號(hào)I/Q通道，補(bǔ)償不同類型的I/Q失配（由DAC、模擬濾波器和調(diào)制器引起），最終從模擬調(diào)制器獲得具有低LO泄漏和鏡像的完美復(fù)數(shù)信號(hào)。

反正弦濾波器補(bǔ)償由DAC引起的sinc滾降，這會(huì)影響平坦度和信號(hào)幅度，特別是在高中頻或DRF架構(gòu)的寬帶應(yīng)用中。

總結(jié)

在本文中，我們將簡(jiǎn)要介紹集成在當(dāng)前IF/RF轉(zhuǎn)換器中的典型DDC和DUC，它們是什么，為什么以及它們?nèi)绾卧谛盘?hào)鏈中工作。正確理解并正確利用它們將減輕FBGA/ASIC中的資源和代碼工作，并節(jié)省系統(tǒng)的功耗和成本。可以在以下參考中找到其他詳細(xì)信息和說(shuō)明。

審核編輯：郭婷