自 1958 年 IBM 設計出首個管狀“開關模式電源”以來，打造無傳導和開關損耗的理想開關一直是電源轉換器設計者的夢想。如今，各項開關技術的通態(tài)損耗都有了明顯降低；采用最新的寬帶隙半導體的產品，在750V 額定電壓下的電阻已能達到小于 6 毫歐的水平。目前這項技術還未達到其物理極限，預計在不久的將來，該阻值還會進一步降低。

在當今的高性能功率設計中，邊緣速率 (V/ns) 有所提高，降低了開關損耗，可實現(xiàn)更高的頻率、更小的磁性元件和更高的功率密度。然而，這些快速邊緣速率增加了造成電磁干擾設計相關問題的可能性，這些問題會與電路寄生效應發(fā)生相互作用，導致不必要的振蕩和電壓尖峰。借助良好的設計實踐，這些問題可以使用小緩沖電路解決。

那么，這個問題有多嚴重呢？如果我們看到速率達到 3000A/μs，也就是典型的碳化硅開關值，那么根據(jù)熟悉的 E=-Ldi/dt 公式，僅 100nH 連接電感或漏電電感就會產生 300V 尖峰電壓。100nH 僅僅是幾英寸 PCB 跡線的電感或變壓器漏電電感的真實值，所以這就是通常會看到的情況，而且需要一個好的示波器才能看到整個電壓瞬態(tài)。不過該開關在看到瞬態(tài)方面沒有問題，如果超過額定雪崩電壓能量，會立即停止運轉。在任何電路電容下，該尖峰都會振鈴，從而讓測量的電磁干擾釋放達到峰值。

一個補救措施是嘗試降低電路電感，但這通常不是一個實用的選擇。此外，還可以大幅降低該開關的電壓，代價是影響成本和導通電阻，也可以使用串聯(lián)柵極電阻放緩邊緣速率。這個儀器并不敏感，它延遲了波形，通過限制占空比限制了高頻運行，還提高了開關損耗，同時幾乎不影響振鈴。

振鈴可通過緩沖網(wǎng)絡實現(xiàn)，支持快速開關，但會減少尖峰和抑制振鈴。在大電容器和大功率電阻時代，這看起來像是一個“暴力破解”方法，與 IGBT 等一起使用，試圖減少大“尾”電流效應。然而，對于 SiC FET 等開關而言，這是一個非常高效的解決方案。在這種情況下，主要使用緩沖電路抑制振鈴，同時限制峰值電壓。因為器件電容非常低，振鈴頻率高，所以只需要一個非常小的緩沖電路電容，通常為 200pF 左右，并使用幾歐姆的串聯(lián)電阻。與預期一樣，電阻會耗散部分功率，但是它實際上會通過限制硬開關和軟開關應用中的電壓/電流重疊來降低關閉損耗。

打開時，緩沖電路會耗散額外的功率，因此需要考慮總損耗E(ON)+ E(OFF)才能公正地評估其優(yōu)勢。將一些測量值代入E(TOTAL)以體現(xiàn) 40毫歐 SiC FET 在 40kHz 下的運行狀況，考慮了三種情況：無緩沖電路，RG(ON)和 RG(OFF)為 5 歐姆（藍線）；200pF/10歐姆緩沖電路，RG(ON) = 5 歐姆，RG(OFF) = 0歐姆（黃線）；無緩沖電路，RG(ON) = 5 歐姆，RG(OFF) = 0歐姆（綠線）。這會得出最低的 E(TOTAL)；但是振鈴過高，因而不可行。

在高電流下，使用緩沖電路的好處很明顯，與僅調整柵極電阻相比，在 40A 下的耗散降低約 10.9W。在輕負載下，緩沖電路的整體損耗較高，但是在這些條件下，系統(tǒng)耗散很低。

圖1

使用小緩沖電路節(jié)省能耗

綜上所述，緩沖電路是一個不錯的解決方案，但切實可行嗎？在實踐中，獨立的緩沖電路電阻耗散的功率不到 1 瓦，而且可以是小型表面安裝器件。電容需要高額定電壓，但是電容值低，因此體積也小。

SIC FET 的導電損耗和動態(tài)損耗都低，接近理想開關，而且只需增加一個小緩沖電路，就可以發(fā)揮全部潛力，且不會造成過高的電磁干擾或電壓應力問題。為了使其更加“完美”，SiC FET 具有簡單的柵極驅動和低損耗整體二極管，對外部散熱的熱阻非常低。還有什么理由不喜歡它呢？