pll頻率合成器工作原理與pll頻率合成器的原理圖解釋

我們要搞清楚pll頻率合成器工作原理與pll頻率合成器的原理圖就要先搞清楚pll和頻率合成器的概念。

頻率合成器：將一個高穩定度和高精度的標準頻率信號（經過加減乘除四則運算），產生同樣高穩定度和高精度的大量離散頻率的技術。根據頻率合成原理所組成的設備或儀器稱為頻率合成器。

pll是鎖相環 （phase locked loop），pll是一種用于鎖定相位的環路。鎖相環的控制量是信號的頻率和相位。它是一種典型的反饋控制電路，利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位，實現輸出信號頻率對輸入信號頻率的自動跟蹤，最終呈現出動態平衡。

鎖相環包括了三個部分：鑒相器（PD）、低通濾波器（LPF）、壓控晶體振蕩器（VCO）

外部輸入的參考信號Vin與反饋回路的輸出信號Vout通過鑒相器進行比較，鑒相器輸出相位差信號，通過低通濾波器濾除信號中的高頻部分，再將信號給到壓控晶振，通過壓控晶振輸出一個穩定的與給定參考信號相同頻率和相位的輸出，實現輸出信號頻率對輸入信號頻率的自動跟蹤。

pll頻率合成器工作原理

pll頻率合成器工作原理就是通過在鎖相環的參考輸入部分與反饋部分增加一個分頻器，實現頻率合成功能，進而可以輸出穩定的合成頻率。

鎖相頻率合成器是基于鎖相環路的同步原理，從一個高準確度、高穩定度的參考晶體振蕩器，合成許多離散頻率。即將某一基準頻率經過鎖相環（PLL）的作用，產生需要的頻率。

PLL（Phase-Locked Loop，鎖相環）頻率合成器是一種常用的電路，可以將一個參考信號的頻率鎖定到所需的輸出頻率。

PLL頻率合成器的工作原理如下：

參考信號輸入：將參考信號（例如晶振產生的穩定信號）輸入PLL電路中的相位檢測器（Phase Detector，PD）中。

相位比較：將參考信號與頻率可調的參考分頻器輸出的信號進行相位比較。相位比較器會將兩個信號的相位差轉化為一個寬度與相位差成正比的脈沖信號。

濾波器：將相位比較器輸出的脈沖信號通過一個低通濾波器進行濾波，得到一個直流電壓作為控制電壓。

控制電壓輸出：將濾波后的直流電壓作為控制電壓輸入到VCO（Voltage Controlled Oscillator，電壓控制振蕩器）中，控制VCO的頻率輸出。

輸出信號調節：將VCO的輸出信號經過分頻器分頻后得到所需的輸出頻率。如果輸出頻率與參考信號不匹配，則相位檢測器將繼續產生控制電壓，以調節VCO的頻率，直到輸出頻率與所需頻率相等為止。

PLL頻率合成器的工作原理類似于一個反饋控制系統，它能夠將參考信號的頻率與相位鎖定到所需的輸出頻率，并具有高精度、穩定性和可調性等特點。PLL頻率合成器廣泛應用于電子設備中，例如通信系統、廣播電視系統、雷達系統、音頻設備、計算機等。

PLL一般由頻率基準、相位檢波器、電荷泵、環路濾波器和壓控振蕩器組成，而且一般基于pll的頻率合成器會增加兩個分頻器，一個用于降低基準頻率，一個用于對壓控振蕩器（VCO）進行分頻。

鎖相環（PLL）電路是由壓控振蕩器（VCO）和鑒相器組成的反饋系統，振蕩器信號跟蹤施加的頻率或相位調制信號是否具有正確的頻率和相位。需要從固定低頻率信號生成穩定的高輸出頻率時，或者需要頻率快速變化時，都可以使用PLL。

PLL典型應用包括采用高頻率、電信和測量技術實現濾波、調制和解調，以及實現頻率合成。

鎖相環（PLL）電路存在于各種高頻應用中，從簡單的時鐘凈化電路到用于高性能無線電通信鏈路的本振（LO），以及矢量網絡分析儀（VNA）中的超快開關頻率合成器。

pll頻率合成器的原理圖

如下圖所示，PLL頻率合成器是由參考頻率源、參考分頻器、相位比較器、環路濾波器、壓控振蕩器、可變分頻器構成。參考分頻器對參考頻率源進行分頻，輸出信號作為相位比較器參考信號?？勺兎诸l器對壓控振蕩器的輸出信號進行分頻，分頻之后返回到相位比較器輸入端與參考信號進行比較。當環路處于鎖定時，有f1=f2，因為f1=fr/M，f2=f0/N，所以有f0=Nfr/M.只要改變可變分頻器的分頻系數N，就可以輸出不同頻率的信號。

PLL（Phase Locked Loop）頻率合成器是一種電路，它可以通過將輸入信號的頻率鎖定到參考信號的頻率來生成一個穩定的輸出信號。它通常由三個主要組件組成：相位檢測器（Phase Detector）、鎖相環濾波器（Loop Filter）和振蕩器（Voltage-Controlled Oscillator，VCO）。

首先，參考信號和輸入信號都被送入相位檢測器，該檢測器比較這兩個信號的相位差異，并輸出一個與相位差異成正比的電壓信號。

這個電壓信號接著被送入鎖相環濾波器，它將這個電壓信號進行濾波和放大處理，并將輸出信號發送給振蕩器。

振蕩器的頻率是由它的控制電壓來控制的，因此它會調整自己的頻率，使得輸出頻率與輸入信號的頻率相同。

這個過程是通過反饋回路來實現的，振蕩器的輸出信號被重新輸入到相位檢測器中，與參考信號進行比較，不斷地調整電壓信號，直到輸出信號的頻率與參考信號的頻率相匹配為止。

pll頻率合成器設計框圖解析

鎖相頻率合成器是基于鎖相環路的同步原理，從一個高準確度、高穩定度的參考晶體振蕩器，合成許多離散頻率。即將某一基準頻率經過鎖相環（PLL）的作用，產生需要的頻率。

晶體振蕩器的頻率fi經M固定分頻后得到步進參考頻率fREF，fREF信號作為鑒相器的基準與N分頻器的輸出進行比較，鑒相器的輸出Ud正比于兩路輸入信號的相位差，Ud經環路濾波器得到一個平均電壓Uc，Uc控制壓控振蕩器（VCO）頻率f0的變化，使鑒相器的兩路輸入信號相位差不斷減小，直到鑒相器的輸出為零或為某一直流電平，這時稱為鎖定。鎖定后的頻率為fi /M = f0 /N = fREF即f0 =（N/M）fi = N fREF。當預置分頻數N變化時，輸出信號頻率f0跟隨著發生變化。

頻率合成器的主要指標

1.輸出頻率范圍：頻率范圍是指頻率合成器輸出最低頻率和輸出最高頻率之間的變化范圍，包括中心頻率和帶寬兩個方面的含義。

2.調制性能：調制性能是指頻率合成器的輸出是否具有調幅（AM）、調頻（FM）和調相（PM）等功能。

3.頻率轉換時間：頻率轉換時間是指輸出頻率由一個頻率轉換到另一個頻率的時間。

4.頻率間隔：頻率間隔是指兩個輸出頻率的最小間隔，也稱頻率分辨率。不同用途的頻率合成器，對頻率間隔的要求是不同的，小到幾赫茲，大到兆赫量級。

5.頻率穩定度：頻率穩定度指在規定的時間間隔內，頻率合成器輸出頻率偏離標定值的數值，分為長期、短期和瞬間等3種穩定度。

6.頻譜純度：頻譜純度以雜散分量和相位噪聲來衡量，雜散又稱寄生信號，分為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產生;相位噪聲是衡量輸出信號相位抖動大小的參數。

PLL頻率合成器選型有哪些關鍵性能參數

相位噪聲

對于給定功率水平的載波頻率，頻率合成器的相位噪聲為載波功率與規定頻率偏移（對于頻率合成器通常為1KHz）處1-Hz帶寬上的功率之比。帶內（或近載波）相位噪聲主要取決于頻率合成器，單位為dBc/Hz;VCO噪聲貢獻在閉環中被高通濾波濾除。

參考雜散

是內部計數器和以PFD頻率工作的電荷泵所產生的在離散偏移頻率上出現的頻率成為。電荷泵產生的不匹配高低電流、電荷泵泄露以及電源去耦不充分均會增加這種雜散。雜散音會混合在所需信號之上，降低接收機的靈敏度。

鎖定時間

PLL的鎖定時間是指它從一個指定頻率跳躍到給定頻率公差內的另一個指定頻率所需的時間。跳躍大小一般由PLL在所分配的頻帶內工作時必須完成的最大跳躍決定。GSM-900的步進大小為45MHz，GSM-1800的步進大小為95MHz。要求的頻率公差分別為90Hz和180Hz。PLL必須在不到1.5個時隙內完成所需的頻率步進，每個時隙為577μs。

頻率合成器的作用

頻率合成器是給微波掃頻信號提供一定分辨力的頻率參考信號，并對微波信號輸出頻率進行逐點鎖定，以得到高準確度和穩定度的掃頻輸出信號。

根據不同工作原理，頻率合成器合成形式分為：直接頻率合成法、鎖相頻率合成法、直接數字頻率合成法。

案例解讀

1，集成鎖相環CD4046電路解讀

CD4046是通用的CMOS鎖相環集成電路，其特點是電源電壓范圍寬（為3V~8V），輸入阻抗高（約100M Ω），動態功耗小，在中心頻率f0為10kHz下，功耗僅為600μW，屬微功耗器件。在電源電壓VDD=15V時最高頻率可達1.2MHz，常用在中、低頻段。CD4046內部集成了相位比較器1、相位比較器2、壓控振蕩器以及線性放大器、源跟隨器、整形電路等。各引腳功能如下：

1腳是相位輸出端，環路人鎖時為高電平，環路失鎖時為低電平。2腳是相位比較器I的輸出端。3腳是比較信號輸入端。4腳是壓控振蕩器輸出端。5腳是禁止端，高電平時禁止，低電平時允許壓控振蕩器工作。6、7腳是外接振蕩電容端。8、16腳是電源的負端和正端。9腳是壓控振蕩器的控制端。10腳是解調輸出端，用于FM解調。11、12腳是外接振蕩電阻。13腳是相位比較器2的輸出端。14腳是信號輸入端。15腳是內部獨立的齊納穩壓管負極。圖5是CD4046內部結構圖，圖6是外圍電路連線圖。

相位比較器1采用異或門結構，使用時要求輸入信號占空比為50%.當兩路輸入信號的高低電平相異時，輸出信號為高電平，反之，輸出信號為低電平。相位比較器1的捕捉能力和濾波器有關，選擇合適的濾波器可以得到較寬的捕捉范圍。相位比較器2由一個信號的上升沿控制，它對輸入信號的占空比要求不高，允許輸入非對稱波形，具有很寬的捕捉范圍。相位比較器2的輸出和兩路輸入信號的頻率高低有關，當14腳的輸入信號比3腳的比較信號頻率低時，輸出為邏輯“0”，反之則輸出邏輯“1”。如果兩信號的頻率相同而相位不同，當輸人信號的相位滯后于比較信號時，相位比較器2輸出的為正脈沖，當相位超前時則輸出為負脈沖。而當兩個輸入脈沖的頻率和相位均相同時，相位比較器2的輸出為高阻態。壓控振蕩器需要外接電阻R1、R2和電容C1.R1、C1是充放電元件，電阻R2起頻率補償作用。VCO的振蕩頻率不僅和R1、R以及C1的取值有關，還和電源電壓有關，電源電壓越高振蕩頻率越高。

2.基于ADF4150HV鎖相環（PLL）的頻率合成器設計

圖1所示為基于PLL的頻率合成器框圖。VCO生成輸出信號。通過PLL將其保持在設定頻率，并鎖定到基準頻率。基準頻率通常由非常精準的石英振蕩器提供。在鎖相環電路的反饋路徑部分，在鑒相器前通過分頻器提供可調的VCO分頻比。

圖1. 鎖相環框圖。

VCO包含可調的調諧元件，例如電容隨輸入電壓改變的變容二極管。因此，PLL電路可以算一種VCO反饋控制系統。VCO所需的輸入或控制電壓通常高于提給PLL電路的電源電壓。電源電壓一般為3.3 V或5 V，而VCO根據頻率需求可能需要高于20 V的電壓。要生成范圍更廣泛的頻率，可以使用具備更廣泛調諧范圍的VCO。圖2顯示了支持千兆赫范圍VCO的簡單電路示例。

圖2. 用于ADF4150HV的高壓電荷泵電源簡化電路。

AVCO可以使用Synergy Microwave Corporation的DCYS100200-12。該產品在 28 V （VTUNE）時產生2 GHz頻率，如圖3所示。

圖3. DCYS100200-12的控制電壓與頻率關系曲線。

生成高控制電壓，有幾種可行方案。其一是使用有源環路濾波器，該濾波器基本是由高速放大器和低通濾波器構成，可以將來自鑒相器（CPOUT）的輸出脈沖轉化為干凈的直流電壓?；蛘?，可以使用帶集成電荷泵的PLL頻率合成器，例如ADI的 ADF4150HV該器件不需要額外的有源環路濾波器。雖然這兩種解決方案都需要高壓電源，但是使用ADF4150HV可以減少所需的組件數量。也可以避免有源濾波放大器導致的失真和相位噪聲。此外，ADF4150HV允許實現小數N或整數N鎖相環頻率合成器。最終VCO的頻率可以進行1、2、4、8或16分頻，使得輸出頻率最低可達到31.25 MHz。

ADF4150HV的集成電荷泵所需的高電壓可以使用直流-直流升壓轉換器ADP1613生成，且不降低PLL性能。ADP1613是一款集成功率晶體管的高效開關穩壓器，可以輕松實現最高20V的輸出電壓。也可以使用額外的外部組件實現更高的輸出電壓，尤其是通過外部功率晶體管實現。ADP1613的開關頻率可在650 kHz至1.3 MHz范圍內調節。這樣可以實現更出色的瞬態響應和簡單的噪聲過濾。一般而言，推薦選擇高于1 MHz的開關頻率，以便通過PLL環路濾波器降低開關噪聲。

采用ADF4150HV的鎖相環頻率合成器電路通過使用集成的RF分頻器，提供超寬帶PLL功能。工作頻率范圍為62.5 MHz至2 Ghz。通過采用相同的PLL硬件設計，可以為系統中的多個不同的硬件平臺生成不同的頻率。但是，如果要求一項設計適用于不同的VCO類型，則需要在設計中集成相應的環路濾波器。這樣才能確保鎖相環可靠運行。為了實現相對較寬的輸出頻率調節范圍，以及相關的更高輸出功率，ADF4150HV的每個RF輸出也需要采用小型濾波器。將27 nH電感和50 Ω電阻并聯，可以有效調節高達3 GHz的頻率。該電阻提供定義上的輸出阻抗較低的電感將導致頻段擴展到較低的范圍。

如今，也可提供適用于更大頻率范圍（即適用于PLL、濾波器和VCO）的一體化集成解決方案，但是，由于不同組件之間的距離過近，可能導致無用耦合。分立式設計和由此實現的物理分隔可以充分降低這種風險。

寫在最后的福利：

再來給大家分享一份ADI的鎖相環(PLL)基本原理資料：本文參考ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振蕩器(VCO)，并使用ADIsimPLL（ADI公司內部PLL電路仿真器）來演示不同電路性能參數。

基本配置：時鐘凈化電路

鎖相環的最基本配置是將參考信號(FREF)的相位與可調反饋信號(RFIN)F0的相位進行比較，如圖1所示。圖2中有一個在頻域中工作的負反饋控制環路。當比較結果處于穩態，即輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時，我們說PLL被鎖定。就本文而言，我們僅考慮ADI公司ADF4xxx系列PLL所實現的經典數字PLL架構。

該電路的第一個基本元件是鑒頻鑒相器(PFD)。PFD將輸入到REFIN的頻率和相位與反饋到RFIN的頻率和相位進行比較。ADF4002是一 款可配置為獨立PFD（反饋分頻器N = 1）的PLL。因此，它可以與高質量壓控晶體振蕩器(VCXO)和窄低通濾波器一起使用，以凈化高噪聲REFIN時鐘。

圖1. PLL基本配置 圖2. PLL基本配置

鑒頻鑒相器

圖3. 鑒頻鑒相器

圖3中的鑒頻鑒相器將+IN端的FREF輸入與和-IN端的反饋信號進行比較。它使用兩個D型觸發器和一個延遲元件。一路Q輸出使能正電流源，另一路Q輸出使能負電流源。這些電流源就是所謂電荷泵。有關PFD操作的更多詳細信息，請參閱"用于高頻接收器 和發射器的鎖相環"。

使用這種架構，下面+IN端的輸入頻率高于-IN端（圖4），電荷泵輸出會推高電流，其在PLL低通濾波器中積分后，會使VCO調諧電壓上升。這樣，-IN頻率將隨著VCO頻率的提高而提高，兩個PFD輸入最終會收斂或鎖定到相同頻率（圖5）。如果-IN頻率高于+IN頻率，則發生相反的情況。

圖4. PFD錯相和頻率失鎖

圖5. 鑒頻鑒相器、頻率和鎖相

回到原先需要凈化的高噪聲時鐘例子，時鐘、自由運行VCXO和閉環PLL的相位噪聲曲線可以在ADIsimPLL中建模。

圖6. 參考噪聲

圖7. 自由運行VCXO

圖8. 總PLL噪聲

從所示的ADIsimPLL曲線中可以看出，REFIN的高相位噪聲（圖6）由低通濾波器濾除。由PLL的參考和PFD電路貢獻的所有帶內噪聲都被低通濾波器濾除，只在環路帶寬外（圖8）留下低得多的VCXO噪聲（圖7）。當輸出頻率等于輸入頻率時，PLL配置最簡單。這種PLL稱為時鐘凈化PLL。對于此類時鐘凈化應用，建議使用窄帶寬(<1kHz)低通濾波器。

高頻整數N分頻架構

為了產生一系列更高頻率，應使用VCO，其調諧范圍比VCXO更寬。這常用于跳頻或擴頻跳頻(FHSS)應用中。在這種PLL中，輸出是參考頻率的很多倍。壓控振蕩器含有可變調諧元件，例如變容二極管，其電容隨輸入電壓而改變，形成一個可調諧振電路，從而可以產生一系列頻率（圖9）。PLL可以被認為是該VCO的控制系統。

反饋分頻器用于將VCO頻率分頻為PFD頻率，從而允許PLL生成PFD頻率倍數的輸出頻率。分頻器也可以用在參考路徑中，這樣就可以使用比PFD頻率更高的參考頻率。ADI公司的ADF4108就是這樣的PLL。PLL計數器是電路中要考慮的第二個基本元件。

圖9. 壓控振蕩器

PLL的關鍵性能參數是相位噪聲、頻率合成過程中的多余副產物或雜散頻率（簡稱雜散）。對于整數N PLL分頻，雜散頻率由PFD頻率產生。來自電荷泵的漏電流會調制VCO的調諧端口。低通濾波器可減輕這種影響，而且帶寬越窄，對雜散頻率的濾波越強。理想單音信號沒有噪聲或額外雜散頻率（圖10），但在實際應用中，相位噪聲像裙擺一樣出現在載波邊緣，如圖11所示。單邊帶相位噪聲是指在距離載波的指定頻率偏移處，1 Hz帶寬內相對于載波的噪聲功率。

圖10. 理想LO頻譜

圖11. 單邊帶相位噪聲

整數N和小數N分頻器

在窄帶應用中，通道間隔很窄（通常<5MHz），反饋計數器N很高。通過使用雙模P/P + 1預分頻器，如圖12所示，可以利用一個小電路獲得高N值，并且N值可以利用公式N = PB + A來計算；以8/9預分頻器和90的N值為例，計算可得B值為11，A值為2。對于A或2個周期，雙模預分頻器將進行9分頻。對于剩余的(B-A)或9個周期，它將進行8分頻，如表1所示。預分頻器一般利用較高頻率電路技術設計，例如雙極性射極耦合邏輯(ECL)電路，而A和B計數器可以接受這種較低頻率的預分頻器輸出，它們可以利用低速CMOS電路制造，以減少電路面積和功耗。像ADF4002這樣的低頻凈化PLL省去了預分頻器。

圖12. 具有雙模N計數器的PLL

帶內（PLL環路濾波器帶寬內）相位噪聲受N值直接影響，帶內噪聲增幅為20log(N)。因此，對于N值很高的窄帶應用，帶內噪聲主要由高N值決定。利用小數N分頻合成器（例如ADF4159或HMC704），可以實現N值低得多但仍有精細分辨率的系統。這樣一來，帶內相位噪聲可以大大降低。圖13至圖16說明了其實現原理。在這些示例中，使用兩個PLL來生成適合于5G系統本振(LO)的7.4 GHz至7.6 GHz頻率，通道分辨率為1 MHz。ADF4108以整數N分頻配置使用（圖13），HMC704以小數N分頻配置使用。HMC704（圖14）可以使用50 MHz PFD頻率，這會降低N值，從而降低帶內噪聲，同時仍然支持1 MHz（或更?。┑念l率步長——可注意到性能改善15 dB（在8 kHz偏移頻率處）（圖15與圖16對比）。但是，ADF4108必須使用1 MHz PFD才能實現相同的分辨率。

對于小數N分頻PLL務必要小心，確保雜散不會降低系統性能。對于HMC704之類的PLL，整數邊界雜散（當N值的小數部分接近0或1時產生，例如147.98或148.02非常接近整數值148）最需要關注。解決措施是對VCO輸出到RF輸入進行緩沖，以及/或者做精心的規劃頻率，改變REFIN以避免易發生問題的頻率。

圖13. 整數N分頻PLL

圖14. 小數N分頻PLL

圖15. 整數N分頻PLL帶內相位噪聲

圖16. 小數N分頻PLL帶內相位噪聲

對于大多數PLL，帶內噪聲高度依賴于N值，也取決于PFD頻率。從帶內相位噪聲測量結果的平坦部分減去20log(N)和10log(FPFD)得到品質因數(FOM)。選擇PLL的常用指標是比較FOM。影響帶內噪聲的另一個因素是1/f噪聲，它取決于器件的輸出頻率。FOM貢獻和1/f噪聲，再加上參考噪聲，決定了PLL系統的帶內噪聲。

用于5G通信的窄帶LO

對于通信系統，從PLL角度來看，主要規格有誤差矢量幅度(EVM)和VCO阻塞。EVM在范圍上與積分相位噪聲類似，考慮的是一系列偏移上的噪聲貢獻。對于前面列出的5G系統，積分限非常寬，從1 kHz開始持續到100 MHz。EVM可被認為是理想調制信號相對于理想點的性能降幅百分比（圖17）。類似地，積分相位噪聲將相對于載波的不同偏移處的噪聲功率進行積分，表示通過配置可以計算EVM、積分相位噪聲、均方根相位誤差和抖動?，F代信號源分析儀也會包含這些數值（圖18），只需按一下按鈕即可得到。隨著調制方案中密度的增加，EVM變得非常重要。對于16-QAM，根據ETSI規范3GPP TS 36.104，EVM最低要求為12.5%。對于64-QAM，該要求為8%。然而，由于EVM包括各種其他非理想參數（功率放大器失真和不需要的混頻產物引起），因此積分噪聲通常有單獨的定義（以dBc為單位）。

圖17. 相位誤差可視化

圖18. 信號源分析儀圖

VCO阻塞規范在需要考慮強發射存在的蜂窩系統中非常重要。如果接收器信號很弱，并且VCO噪聲太高，那么附近的發射器信號可能會向下混頻，淹沒目標信號（圖19）。圖19演示了如果接收器VCO噪聲很高，附近的發射器（相距800 kHz）以-25 dBm功率發射時，如何淹沒-101 dBm的目標信號。這些規范構成無線通信標準的一部分。阻塞規范直接影響VCO的性能要求。

圖19. VCO噪聲阻塞

壓控振蕩器(VCO)

我們的電路中需要考慮的下一個PLL電路元件是壓控振蕩器。對于VCO，相位噪聲、頻率覆蓋范圍和功耗之間的權衡十分重要。振蕩器的品質因數(Q)越高，VCO相位噪聲越低。然而，較高Q電路的頻率范圍比較窄。提高電源電壓也會降低相位噪聲。在ADI公司的VCO系列中，HMC507的覆蓋范圍為6650 MHz至7650 MHz，100 kHz時的VCO噪聲約為-115 dBc/Hz。相比之下，HMC586覆蓋了從4000 MHz 到8000 MHz的全部倍頻程，但相位噪聲較高，為-100 dBc/Hz。為使這種VCO的相位噪聲最小，一種策略是提高VCO調諧電壓VTUNE的范圍（可達20 V或更高）。這會增加PLL電路的復雜性，因為大多數PLL電荷泵只能調諧到5 V，所以利用一個由運算放大器組成的有源濾波器來提高PLL電路的調諧電壓。

多頻段集成PLL和VCO

另一種擴大頻率覆蓋范圍而不惡化VCO相位噪聲性能的策略是使用多頻段VCO，其中重疊的頻率范圍用于覆蓋一個倍頻程的頻率范圍，較低頻率可以利用VCO輸出端的分頻器產生。ADF4356就是這種器件，它使用四個主VCO內核，每個內核有256個重疊頻率范圍。該器件使用內部參考和反饋分頻器來選擇合適的VCO頻段，此過程被稱為VCO頻段選擇或自動校準。

多頻段VCO的寬調諧范圍使其適用于寬帶儀器，可產生范圍廣泛的頻率。此外，39位小數N分辨率使其成為精密頻率應用的理想選擇。在矢量網絡分析儀等儀器中，超快開關速度至關重要。這可以通過使用非常寬的低通濾波器帶寬來實現，它能非?？斓卣{諧到最終頻率。在這些應用中，通過使用查找表（針對每個頻率直接寫入頻率值）可以繞過自動頻率校準程序，也可以使用真正的單核寬帶VCO，如HMC733，其復雜性更低。

對于鎖相環電路，低通濾波器的帶寬對系統建立時間有直接影響。低通濾波器是我們電路中的最后一個元件。如果建立時間至關重要，應將環路帶寬增加到允許的最大帶寬，以實現穩定鎖定并滿足相位噪聲和雜散頻率目標。通信鏈路中的窄帶要求意味著使用HMC507時，為使積分噪聲最?。?0 kHz至100 MHz之間），低通濾波器的最佳帶寬約為207 kHz（圖20）。這會貢獻大約-51 dBc的積分噪聲，可在大約51μs內實現頻率鎖定，誤差范圍為1 kHz（圖22）。

相比之下，寬帶HMC586（覆蓋4 GHz至8 GHz）以更接近300 kHz帶寬的更寬帶寬實現最佳均方根相位噪聲（圖21），積分噪聲為-44 dBc。但是，它在不到27μs的時間內實現相同精度的頻率鎖定（圖23）。正確的器件選擇和周圍電路設計對于實現應用的最佳結果至關重要。

圖20. 相位噪聲HMC704加HMC507

圖21. 相位噪聲HMC704加HMC586

圖22. 頻率建立：HMC704加HMC507

圖23. HMC704加HMC586

低抖動時鐘

對于高速數模轉換器(DAC)和高速模數轉換器(ADC)，干凈的低抖動采樣時鐘是必不可少的構建模塊。為使帶內噪聲最小，應選擇較低的N值；但為使雜散噪聲最小，最好選擇整數N值。時鐘往往是固定頻率，因此可以選擇頻率以確保REFIN頻率恰好是輸入頻率的整數倍。這樣可以保證PLL帶內噪聲最低。選擇VCO（無論集成與否）時，須確保其噪聲對應用而言足夠低，尤其要注意寬帶噪聲。然后需要精心放置低通濾波器，以確保帶內PLL噪聲與VCO噪聲相交——這樣可確保均方根抖動最低。相位裕度為60°的低通濾波器可確保濾波器峰值最低，從而較大限度地減少抖動。這樣的話，低抖動時鐘就落在本文討論的第一個電路的時鐘凈化應用和所討論的最后一個電路的快速開關能力之間。

對于時鐘電路，時鐘的均方根抖動是關鍵性能參數。這可以利用ADIsimPLL估算，或使用信號源分析儀測量。對于像ADF5356這樣的 高性能PLL器件，相對較寬的低通濾波器帶寬(132 kHz)，配合WenxelOCXO之類的超低REFIN源，允許用戶設計均方根抖動低于90 fs的時鐘（圖26）。操縱PLL環路濾波器帶寬(LBW)的位置表明，如果降低太多，VCO噪聲在偏移較小時（圖24）將開始占主導地位，帶內PLL噪聲實際上會降低，而如果提高太多的話，帶內噪聲在偏移處占主導地位，VCO噪聲則顯著降低（圖25）。

圖24. LBW = 10 kHz，331 fs抖動

圖25. LBW = 500 kHz，111 fs抖動

圖26. LBW = 132 kHz，83 fs抖動