信號的時序設計

信號的時序要求就是數據信號與其對應的時鐘信號保持某種同步關系。數據的采樣同樣依賴于某特定的時鐘，由于信號邊沿頻譜高最容易受干擾，因此在采樣時鐘對數據信號進行采樣時，應盡可能遠離信號變化的邊沿。如下圖所示：

時鐘CLK采樣數據DATA的示意圖

數據DATA發生變化后，需要等待Tsu的建立時間才能被采樣，采樣之后，相對于采樣點，數據需要保持TH時間，這樣才能實現對數據的有效接收。也就是說，為了使信號具有較好的時序設計余量，需要盡可能加大信號采樣需要的信號建立時間和保持時間。

時序系統

高速電路設計中所涉及的時序系統主要分為兩類：源同步系統和共同時鐘系統。源同步系統的同步時鐘由發送數據或接受數據的芯片提供；而共同時鐘系統的時鐘是由另外的時鐘芯片提供。如下圖所示：

源同步系統示例

共同時鐘系統示例

作者舉了一個例子，一個基本的源同步時鐘系統的結構示意如下圖所示：

源同步時鐘系統的結構示意圖

驅動芯片在發送數據信號的同時也產生了選通信號，而對于接收端的觸發器，接收該選通信號脈沖數據，這個選通信號也可以稱為源同步時鐘信號。

在源同步時鐘系統中，數據和源同步時鐘信號是同步傳輸的，在設計中要保證這兩個信號的飛行時間完全一致，說白了就是信號怎么發送的，就要怎么接收到。例如在進行DDR類存儲的電路設計時所進行的PCB蛇形走線，都是為了滿足信號之間的時序要求。

S參數模型、IBIS參數模型

作者對信號完整性分析中的S參數模型、IBIS參數模型的概念做了介紹。S參數是一種描述線性無源互連結構的行為模型，S參數模型把互連結構看成一個黑盒子，僅通過端口處的能量就可以描述互連結構的行為特征。

IBIS是用來描述IC器件的輸入、輸出和I/O Buffer行為特性的文件，也是一個行為模型，可以反映器件開關速度和驅動能力等特性，并且可以用來模擬Buffer和板上電路系統的相互作用，工程人員可以利用這個模型對PCB上的電路系統進行SI、串擾、EMC及時序的分析。

審核編輯：劉清