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三分鐘教你快速處理沒有使用的端口信號(hào)

Spinal FPGA ? 來源:Spinal FPGA ? 2023-03-06 14:11 ? 次閱讀

編 者 按

用DataAnalyzer快速處理沒有使用到的端口信號(hào)

避不開的場景 如果熟悉SpinalHDL設(shè)計(jì),那么都應(yīng)該清楚在SpinalHDL設(shè)計(jì)里,如果輸出端口沒有給明確賦值的話,那么在生成RTL代碼時(shí)會(huì)報(bào)錯(cuò)提示我們沒有為端口賦值。想想如果你在設(shè)計(jì)一個(gè)AXI4的測試邏輯,但你并不需要使用里面的全部信號(hào)(要知道AXI4總線配置里面的哪個(gè)信號(hào)使用哪個(gè)不使用可使一大堆參數(shù)),如果想要做的模塊在任何場景下都能直接連接使用的話,最早對于我沒有使用的信號(hào)我是這么來處理的:

if(axi4Port.useRegion)axi4Port.clearAll()
if(axi4Port.useLock) axi4Port.lock.clear()
……
是不是寫起來很啰嗦?~ 還有一個(gè)場景就是在FPGA里面在制作PR版本時(shí)對于動(dòng)態(tài)區(qū)和靜態(tài)區(qū)之間的接口信號(hào)為了方便后續(xù)Impl版本的時(shí)序收斂,對于沒有使用到的信號(hào)以及賦常值的信號(hào)都建議添加約束:

對于輸入沒有使用到的信號(hào),內(nèi)部定義一個(gè)寄存器來鎖存信號(hào),并把這個(gè)寄存器的屬性設(shè)置為nopurne

對于暑促好信號(hào),則建議將輸出信號(hào)必須為reg類型,并將該輸出信號(hào)配置為preserve屬性。

對于這種使用不到的信號(hào),一個(gè)個(gè)的follow這些原則不免有點(diǎn)兒太過于“體力活”~ 而在SpinalHDL里,我們可以通過DataAnalyzer來快速地實(shí)現(xiàn)這些沒有使用到的端口信號(hào)。 》DataAnalyzer

考慮下面這個(gè)簡單的模塊:

5c4c2854-bbd5-11ed-bfe3-dac502259ad0.png

在這個(gè)模塊里,對于輸入的data1接口我們并沒有用,而對于輸出out2端口,我們也并沒有輸出賦值。

現(xiàn)在,如果我們想要實(shí)現(xiàn)針對PR那種場景的需求,我們可以通過DataAnalyzer來寫一個(gè)通用的處理代碼:

5c741c42-bbd5-11ed-bfe3-dac502259ad0.png

這里我們?yōu)槟K添加一個(gè)PrePopTask。對于io里面的每個(gè)信號(hào),都例化一個(gè)DataAnalyzer,對于接口為輸入信號(hào)(port.isInput),并且其沒有任何扇出信號(hào)(analysier.getFanOut.isEmpty),則將其賦值給一個(gè)寄存器,并對該寄存器添加“nopurne”屬性。而如果接口信號(hào)為輸出信號(hào)(port.isOutput),并且沒有任何的信號(hào)給他賦值(analysier.getFanIn.isEmpty),則將其設(shè)置為寄存器,賦值為0并添加“preserve”屬性。最終生成的代碼:

5c9f333c-bbd5-11ed-bfe3-dac502259ad0.png

完全符合我們的需求~

結(jié)語

能省功夫就省功夫,在Boss的許可下,選擇盡可能高效的工具,這周工作里修改一個(gè)Verilog代碼,在SpinalHDL里面五分鐘能實(shí)現(xiàn)的需求Verilog里改了小半天,極大打擊工作熱情~

審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:三分鐘教你快速處理沒有使用的端口信號(hào)

文章出處:【微信號(hào):Spinal FPGA,微信公眾號(hào):Spinal FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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