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Verilog HDL鎖存器實現

ZYNQ ? 來源:CSDN ? 2023-03-06 15:46 ? 次閱讀

(1)異步高電平有效

module async_latch_H(
  input C,S,  //Set Q to 1, Clear Q to 0
  output reg Q
);


always @(*)
begin 
  if(C)
    Q <= 1’b0;
  else if(S)
    Q <= 1’b1;
  else
    Q <= Q;
end


endmodule 


(2)異步低電平有效

module async_latch_L(
  input S, C,  //Set Q to 1, Clear Q to 0
  output reg Q
);


always @(*)
begin 
  if(~C)
    Q <= 1’b0;
  else if(~S)
    Q <= 1’b1;
  else
    Q <= Q;
end


endmodule 


(3)同步高電平有效

module sync_latch_H(
  input clk, S, C,  //Set Q to 1, Clear Q to 0
  output reg Q
);


always @(posedge clk)
begin 
  if(C)
    Q <= 1’b0;
  else if(S)
    Q <= 1’b1;
  else
    Q <= Q;
end


endmodule 


(4)同步低電平有效
module sync_latch_L(
  input clk, S, C,  //Set Q to 1, Clear Q to 0
  output reg Q
);


always @(negedge clk)
begin 
  if(C)
    Q <= 1’b0;
  else if(~S)
    Q <= 1’b1;
  else
    Q <= Q;
end


endmodule 







審核編輯:劉清

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原文標題:Verilog HDL 鎖存器實現(附代碼)

文章出處:【微信號:ZYNQ,微信公眾號:ZYNQ】歡迎添加關注!文章轉載請注明出處。

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