(1)異步高電平有效
module async_latch_H( input C,S, //Set Q to 1, Clear Q to 0 output reg Q ); always @(*) begin if(C) Q <= 1’b0; else if(S) Q <= 1’b1; else Q <= Q; end endmodule
(2)異步低電平有效
module async_latch_L( input S, C, //Set Q to 1, Clear Q to 0 output reg Q ); always @(*) begin if(~C) Q <= 1’b0; else if(~S) Q <= 1’b1; else Q <= Q; end endmodule
(3)同步高電平有效
module sync_latch_H( input clk, S, C, //Set Q to 1, Clear Q to 0 output reg Q ); always @(posedge clk) begin if(C) Q <= 1’b0; else if(S) Q <= 1’b1; else Q <= Q; end endmodule(4)同步低電平有效
module sync_latch_L( input clk, S, C, //Set Q to 1, Clear Q to 0 output reg Q ); always @(negedge clk) begin if(C) Q <= 1’b0; else if(~S) Q <= 1’b1; else Q <= Q; end endmodule 審核編輯:劉清
聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯系本站處理。
舉報投訴
-
HDL
+關注
關注
8文章
330瀏覽量
47832 -
鎖存器
+關注
關注
8文章
922瀏覽量
42129 -
Verilog語言
+關注
關注
0文章
113瀏覽量
8487
原文標題:Verilog HDL 鎖存器實現(附代碼)
文章出處:【微信號:ZYNQ,微信公眾號:ZYNQ】歡迎添加關注!文章轉載請注明出處。
發(fā)布評論請先 登錄
相關推薦
熱點推薦
Verilog HDL 鎖存器實現
發(fā)表于 05-13 14:51
Verilog HDL 鎖存器實現.zi ...
發(fā)表于 06-25 17:18
基于Verilog HDL語言的FPGA設計
采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實現了RISC_CPU 的關鍵部件狀態(tài)控制器的設計,以及在與其它各種數字邏輯設計方法的比較下,顯示出使用
發(fā)表于 08-21 10:50
?69次下載
Verilog HDL華為入門教程
Verilog HDL 華為入門教程
本文主要介紹了Verilog HDL 語言的一些基本知識,目的是使初學者能夠迅速掌握HDL設計方法,
發(fā)表于 02-11 08:35
?141次下載
什么是Verilog HDL?
什么是Verilog HDL?
Verilog HDL是一種硬件描述語言,用于從算法級、門級到開關級的多種抽象設計層次的數字系統(tǒng)建模。被建模的數字系統(tǒng)
發(fā)表于 01-18 14:53
?4296次閱讀

Verilog HDL程序基本結構與程序入門
Verilog HDL程序基本結構與程序入門
Verilog HDL程序基本結構
Verilog
發(fā)表于 02-08 11:43
?2423次閱讀
Verilog HDL語言實現時序邏輯電路
Verilog HDL語言實現時序邏輯電路
在Verilog HDL語言中,時序邏輯電路使用always語句塊來
發(fā)表于 02-08 11:46
?4887次閱讀
Verilog HDL語言簡介
Verilog HDL語言簡介
1.什么是Verilog HDLVerilog HDL是硬件描述語言的一種,用于數
發(fā)表于 02-09 08:59
?4027次閱讀
Verilog HDL入門教程之Verilog HDL數字系統(tǒng)設計教程
本文檔的主要內容詳細介紹的是Verilog HDL入門教程之Verilog HDL數字系統(tǒng)設計教程。
發(fā)表于 09-20 15:51
?83次下載

Verilog HDL入門教程
本文主要介紹了Verilog HDL 語言的一些基本知識,目的是使初學者能夠迅速掌握HDL 設計方法,初步了解并掌握Verilog HDL語
發(fā)表于 02-11 08:00
?102次下載

二十進制編碼器及Verilog HDL描述 Verilog HDL程序的基本結構及特點
節(jié)通過硬件描述語言Verilog HDL對二十進制編碼器的描述,介紹Verilog HDL程序的基本結構及特點。

評論