門(mén)控時(shí)鐘

當(dāng)寄存器組的輸出端沒(méi)有驅(qū)動(dòng)或沒(méi)有變化時(shí)，可以關(guān)掉寄存器組的時(shí)鐘來(lái)減少動(dòng)態(tài)功耗，此謂門(mén)控時(shí)鐘 (Clock Gating, CG) 技術(shù)。

最簡(jiǎn)單的一個(gè)帶 EN 端的 D 觸發(fā)器的 Verilog 邏輯描述如下：

always @(posedge CLK)
    if (EN)
        Q <= D ;

當(dāng)不采用門(mén)控時(shí)鐘結(jié)構(gòu)時(shí)，DC 綜合時(shí)會(huì)在觸發(fā)器的輸入端增加為帶反饋端的多路選擇器電路，如下圖 (1) 所示。

當(dāng)采用門(mén)控時(shí)鐘結(jié)構(gòu)時(shí)，DC 綜合時(shí)僅會(huì)在觸發(fā)器的時(shí)鐘端增加一個(gè)時(shí)鐘門(mén)控單元 (CG cell)，而沒(méi)有多路選擇器結(jié)構(gòu)，如下圖 (2) 所示。

當(dāng)多個(gè)寄存器組共用一個(gè)控制端時(shí)，結(jié)構(gòu)上的優(yōu)化尤為明顯，如下圖所示:

綜上所述，門(mén)控時(shí)鐘的優(yōu)點(diǎn)有：

(1) 寄存器時(shí)鐘端翻轉(zhuǎn)率降低，動(dòng)態(tài)功耗降低。

(2) 時(shí)鐘樹(shù)網(wǎng)絡(luò)開(kāi)關(guān)率降低，動(dòng)態(tài)功耗降低。

(3) CG 扇出越大，結(jié)構(gòu)上節(jié)省的選擇器越多，硬件資源消耗越少。

(4) 相比于 PG (Power Gating)，CG 結(jié)構(gòu)相對(duì)簡(jiǎn)單，在綜合時(shí)可自動(dòng)插入。

產(chǎn)生門(mén)控時(shí)鐘

產(chǎn)生門(mén)控時(shí)鐘的條件為：

寄存器組共用同一個(gè)時(shí)鐘；

寄存器組的控制端都是同步的；

寄存器組都是由同一個(gè)變量中推斷而來(lái)的。

自動(dòng)插入 CG

DC 綜合時(shí)，使用以下命令與參數(shù)，設(shè)計(jì)中符合要求的寄存器便會(huì)被綜合成帶 CG 結(jié)構(gòu)的觸發(fā)器。

compile_ultra -gate_clk

DC 綜合時(shí)插入的 CG 又分為離散的 CG cell 與集成的 CG cell (ICG)。離散的 CG cell 使用 Latch 與基本邏輯門(mén)單元組合而成，集成的 CG cell 是工藝廠家提供的一個(gè)帶有時(shí)鐘門(mén)控功能的特殊單元。

DC 中插入離散的 CG 命令為：

# 使用帶 latch 結(jié)構(gòu)的離散的 CG
set_clock_gating_style -sequential_cell latch
# 離散的 CG 中指定具體的 latch cell "lib_cell"
set_clock_gating_style -sequential_cell latch:lib_cell

DC 中插入沒(méi)有 Latch 結(jié)構(gòu)的離散 CG 時(shí)，命令如下：

# 使用或門(mén)邏輯，生成上升沿工作的寄存器的時(shí)鐘門(mén)控
set_clock_gating_style -sequential_cell none -pos {or}

因?yàn)槭褂门c門(mén)生成 CG 時(shí)在時(shí)鐘上升沿容易出現(xiàn)毛刺，使用或門(mén)生成 CG 時(shí)在時(shí)鐘下降沿容易出現(xiàn)毛刺，所以參數(shù) -pos 一般配合 {or} 使用，-neg 一般配合 {and} 使用。

# 使用與門(mén)邏輯，生成下升沿工作的寄存器的時(shí)鐘門(mén)控
set_clock_gating_style -sequential_cell none -neg {and}

假如 -sequential_cell 與 -pos/-neg 選項(xiàng)同時(shí)使用，那么兩個(gè)選項(xiàng)指定的 CG 電路結(jié)構(gòu)應(yīng)該保持一致，例如：

set_clock_gating_style -sequential_cell latch -neg {latch and}
set_clock_gating_style -sequential_cell none -neg {and}

DC 中插入 ICG 時(shí)，命令如下：

# 使用集成的 CG cell
set_clock_gating_style -negative_edge_logic {integrated}
# 指定使用具體的集成 CG cell "lib_cell"
set_clock_gating_style -negative_edge_logic {integrated:lib_cell}

手動(dòng)插入 CG

如果設(shè)置了自動(dòng)產(chǎn)生時(shí)鐘門(mén)控（-gate_clk），DC 綜合時(shí)會(huì)對(duì) RTL 設(shè)計(jì)中符合要求的寄存器進(jìn)行時(shí)鐘門(mén)控。但如果在 RTL 設(shè)計(jì)中，人為的編寫(xiě)時(shí)鐘門(mén)控邏輯，DC 對(duì)此不會(huì)插入 CG ，如以下 Verilog 描述。

assign gated_clk = clk & en ;
always @(posedge gated_clk or negedge rstn) begin
    if (!rstn)
        data_out <= 8'b0 ;
    else 
        data_out <= data_out + 1'b1;
end

人為編寫(xiě)的時(shí)鐘門(mén)控邏輯中，時(shí)鐘很容易出現(xiàn)毛刺，增加了設(shè)計(jì)的不穩(wěn)定性。

為了消除人為編寫(xiě)時(shí)鐘門(mén)控邏輯帶來(lái)的隱患，DC 中需要使用以下命令對(duì)手動(dòng)編寫(xiě)的 CG 進(jìn)行識(shí)別與替換。

replace_clock_gates

此命令實(shí)現(xiàn)的優(yōu)化結(jié)果示意圖如下：

禁止使用 CG

由于面積、時(shí)序等原因，需要禁止使用 lib 中的某一種 CG cell 時(shí)，可以使用以下命令：

#禁止使用指定的 CG cell："lib_cell"，
set_dont_use -power {lib_cell}

其中，-power 選項(xiàng)不可或缺，否則 ICG cell 的 dont_use 屬性會(huì)被忽略。

門(mén)控時(shí)鐘報(bào)告

可以使用以下命令，查看時(shí)鐘門(mén)控單元的插入情況，以便確認(rèn)是否需要對(duì)電路進(jìn)行修改。

report_clock_gating

但是如果 RTL 設(shè)計(jì)中，存在人為例化的 CG cell，命令 report_clock_gating 是不能識(shí)別的，需要設(shè)置以下命令：

set power_cg_auto_identify true