FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門級(jí)映射、整體功能邏輯布局、邏輯資源互連布線，最后生成FPGA的bit流，根據(jù)常用的FPGA工具流程，這些任務(wù)將可以由不同的工具執(zhí)行，每個(gè)步驟的運(yùn)行時(shí)間比例將有所不同，如下圖所示。例如，傳統(tǒng)的布局布線流任務(wù)都由FPGA供應(yīng)商提供的軟件執(zhí)行，相對(duì)應(yīng)的布局布線工具，因此運(yùn)行時(shí)間主要在布局布線階段。

? ? ?

隨著SoC設(shè)計(jì)變得更大，需要的FPGA資源也越來越多，時(shí)間也會(huì)變得更長。例如，大型FPGA芯片如果達(dá)到90%利用率，可能需要24小時(shí)或更長時(shí)間才能完成整個(gè)流程；

四分之三的時(shí)間都花在布局布線階段。在進(jìn)行原型設(shè)計(jì)時(shí)，這種長運(yùn)行時(shí)間可能是一個(gè)巨大的代價(jià)，EDA工具永遠(yuǎn)在Shift Left的道路上狂飆就是這個(gè)原理，可以幫助客戶節(jié)省時(shí)間是EDA的宗旨。

言歸正狀，從長遠(yuǎn)來看，使用四個(gè)FPGA50%利用率的FPGA原型比使用兩個(gè)75%利用率的FPGA平臺(tái)要?jiǎng)澦?，因?yàn)楣?jié)省的迭代時(shí)間是非常寶貴的。雖然不是很等價(jià)，但由于跨FPGA的資源浪費(fèi)，所以4片50%利用率也僅僅是估算，讀者不必認(rèn)真推算。

期望FPGA設(shè)計(jì)迭代一輪的時(shí)間，也就是整個(gè)編譯加運(yùn)行時(shí)間為數(shù)小時(shí)而不是數(shù)天，這樣我們就可以更加多次進(jìn)行重大的bug的修復(fù)，并在一天內(nèi)看到修復(fù)的結(jié)果在FPGA原型平臺(tái)上呈現(xiàn)。事實(shí)上，筆者經(jīng)歷過的團(tuán)隊(duì)，都習(xí)慣于在白天進(jìn)行bug的修復(fù)和RTL的更改，然后在下班后的夜間運(yùn)行，并在第二天早上上班第一時(shí)間看到新的結(jié)果，人可以休息，機(jī)器絕對(duì)不可休息。因此，在這個(gè)過程中自動(dòng)化腳本顯得尤為重要。

項(xiàng)目執(zhí)行過程中，只要我們認(rèn)真執(zhí)行，并在最后得到正常運(yùn)行的FPGA狀態(tài)，并且取得了進(jìn)展，那么長運(yùn)行時(shí)間是可以接受的。最不能忍受的是一些工程師由于粗心的錯(cuò)誤，使我們的結(jié)果變得無用時(shí)，運(yùn)行時(shí)間又特別長，這就非常惱火。
如果整個(gè)系統(tǒng)運(yùn)行時(shí)間很長，不允許這樣的迭代周期，那么建議采取一些步驟來取得更好的效果：

1. 添加更多高性能的工作站和FPGA相關(guān)軟件License：這允許更大的并行處理和運(yùn)行時(shí)任務(wù)的平衡。

2. 更低的FPGA資源利用率：將設(shè)計(jì)重新劃分為更多的FPGA。分割可能需要一些時(shí)間，多的FPGA可能需要一些投資，但這是一項(xiàng)值得投資的投資?？傔\(yùn)行時(shí)間可以根據(jù)設(shè)備的使用水平而變化很大，節(jié)省大量運(yùn)行時(shí)間，從而更快的shift left。

3. 放松約束：在設(shè)計(jì)的不太關(guān)鍵的部分，可以降低時(shí)序目標(biāo)，以減少工具運(yùn)行時(shí)間。布局布線運(yùn)行時(shí)間不僅取決于利用率，其他因素可能會(huì)產(chǎn)生更大的影響，包括時(shí)序約束、全局時(shí)鐘數(shù)量以及驅(qū)動(dòng)BRAM的時(shí)鐘數(shù)量。基本上，布局布線任務(wù)越復(fù)雜，運(yùn)行時(shí)間越長。

4. 使用增量編譯：一般而言，F(xiàn)PGA綜合布局布線都有內(nèi)置的增量編譯選項(xiàng)，執(zhí)行過程中一定選上這個(gè)option，通過不重新處理設(shè)計(jì)中未更改的部分來減少運(yùn)行時(shí)間。

5. 使用快速流程：一些工具可以選擇關(guān)閉某些優(yōu)化步驟，但代價(jià)是降低結(jié)果質(zhì)量。

審核編輯：劉清