概述

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。在其最簡單的形式中，Interface端口將相關的信號捆綁在一起作為一個單一的復合端口。例如，構成AMBA AXI總線的所有單個信號都可以被歸納為一個Interface端口。一個Interface可以做的不僅僅是封裝總線信號。SystemVerilog Interface為設計者提供了一種集中總線功能的方法，而不是將功能分散在設計中的幾個模塊中。這就模擬了設計工程師在RTL層面的工作，并讓綜合工作在整個設計中適當地分配門級總線硬件。

當遵循特定的建模準則和限制時，Interface是可以綜合的。Interface也可以用在不可綜合級別的建模，并作為驗證測試平臺的一部分。先進的驗證方法，如UVM 、OVM和VMM，都使用Interface。

Interface方法（任務和函數）

SystemVerilog Interface的作用不僅僅是將相關的信號組合在一起。Interface還可以封裝模塊間的通信功能。通過將通信功能添加到Interface中，每個使用該Interface的模塊可以簡單地引用該功能，而不必在每個模塊中重復該功能。Interface中的封裝功能也可以獨立于使用該Interface的模塊進行驗證。

Interface中封裝的功能可以通過使用任務和函數來定義。Interface中的任務和函數被稱為Interface方法(interface methods)。Interface方法（任務和函數）可以通過在模塊的modport定義中使用導入語句被導入到需要它們的模塊中。在modport中導入函數類似于從包中導入函數。

下面的例子給簡單的AHB Interface增加了兩個函數--一個是生成奇偶校驗位值（使用奇數校驗），另一個函數是檢查數據是否與計算出的奇偶校驗相符。hwdata和hrdata向量被聲明為比以前的例子寬1位，額外的位被用作奇偶校驗位。

例10-6：帶有奇偶性邏輯Interface方法（函數）的Interface

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//SimpleAHBInterfacewithparitymethods
///////////////////////////////////////////////////////////
//`begin_keywords"1800-2012"
interfacesimple_ahb(
inputlogichclk,//bustransferclk
inputlogichresetN//busreset,activelow
);
logic[31:0]haddr;//transferstartaddress
logic[32:0]hwdata;//datatoslave,withparitybit
logic[32:0]hrdata;//datafromslave,withparitybit
logic[2:0]hsize;//transfersize
logichwrite;//1forwrite,0forread
logichready;//1fortransferfinished

functionautomaticlogicparity_gen(logic[31:0]data);
return(^data);//calculateparityofdata(oddparity)
endfunction

functionautomaticlogicparity_chk(logic[31:0]data,
logicparity);
return(parity===^data);//1=OK,0=parityerror
endfunction

//mastermoduleportdirections
modportmaster_ports(
outputhaddr,hwdata,hsize,hwrite,//toAHBslave
inputhrdata,hready,//fromAHBslave
inputhclk,hresetN,//fromchiplevel
importparity_gen,parity_check//functionimport
);

//slavemoduleportdirections
modportslave_ports(
outputhrdata,hready,//toAHBmaster
inputhaddr,hwdata,hsize,hwrite,//fromAHBmaster
inputhclk,hresetN,//fromchiplevel
importparity_check//functionimport
);

//slavemoduleportdirections
modportslave_ports_alt(
outputhrdata,hready,//toAHBmaster
inputhaddr,hwdata,hsize,hwrite,//fromAHBmaster
inputhclk,hresetN,//fromchiplevel
importfunctionlogicparity_chk(logic[31:0]data,
logicparity)
);
endinterface:simple_ahb
//`end_keywords

在這個例子中，master_ports 的modport定義同時導入了parity_gen 和 parity_chk。modport從主模塊的角度定義了端口方向和導入。因此，一個使用master_portsmodport的模塊正在導入這些函數，類似于一個模塊從包中導入函數的方式。

slave_portsmodport只導入parity_chk。一個使用slave_ports modport的模塊不能訪問parity_gen。因為這個方法沒有被包含在modport 的導入中，所以從 slave_ports 提供的Interface來看，這個方法就好像不存在一樣。

使用方法原型導入方法。作為選擇，modport導入聲明可以指定任務或函數參數的完整原型。而不是僅僅導入方法名，導入關鍵字后面是實際方法定義的聲明行。這種風格的導入聲明的基本語法是:

modport（import task（））。
modport(importfunction())。

比如說。

函數原型不包括automatic關鍵字，即使實際的函數被聲明為automatic（這是綜合所需要的）。

使用完整的原型來導入一個方法并沒有什么好處。一些工程師認為，完整的原型可以直接記錄任務或函數的參數，作為?？诼暶鞯囊徊糠?。當實際的任務或函數被定義在一個包中，并被導入到Interface中時，這種額外的代碼記錄會很方便。原型使方法類型和參數在Interface定義中可見，這樣工程師就不需要到包含包的文件中去看方法類型和參數。

調用Interface中定義的方法

導入的方法是Interface的一部分，通過使用Interface端口名稱來調用，與引用Interface中的信號的方式相同。語法是

.。

前面展示的主模塊有一個名為ahb 的 Interface端口 。因此，主模塊可以通過引用ahb.parity_gen來調用Interface parity_gen方法。例如：

always_ff@(posedgeahb.hclk)
 ahb.hwdata[32]<= ahb.parity_gen(ahb.hwdata[31:0])。

綜合Interface方法

從概念上講，綜合編譯器通過在模塊中創建該方法的本地副本來替換導入的方法，然后對該本地副本進行綜合。綜合后的模塊版本將包含導入方法的邏輯，而不再從Interface中獲取該功能。

綜合編譯器對放置在模塊中的Interface內容施加了同樣的RTL編碼限制。這些限制之一是，任務必須在零時間內執行。使用void函數而不是任務來執行這個綜合限制。

一個automatic函數或任務在每次被調用時都會分配新的存儲空間。當一個模塊調用一個導入的方法時，所有內部存儲的新副本被分配。這允許綜合處理該方法，就好像它是模塊內的一個本地副本。

抽象的、不可綜合的Interface

SystemVerilog Interface能夠以比RTL綜合編譯器所支持的更高的抽象水平來表示總線協議。例如，一個Interface任務，可能需要多個時鐘周期來執行，可以代表一個完整的主從握手協議。該協議可以從主機發出傳輸請求開始，仲裁哪個從機收到請求，等待從機的反饋，傳輸數據，并收到數據被接收的確認信息。

這些Interface功能對抽象的事務級建模很有用，但目前的RTL綜合編譯器不支持。目前的SystemVerilog綜合工具要求將Interface中編碼的功能限制為零延遲和零時鐘周期模型。這些綜合限制可以通過將Interface中定義的功能代碼限制為函數來滿足。SystemVerilog的語法規則要求函數必須在零模擬時間內執行，這就要求綜合器對零延遲Interface功能的要求。

一個Interface也可以包含驗證程序和斷言。這些驗證代碼可以通過將其包含在pragma中而隱藏起來。

//synthesistranslateoffand//synthesistranslateon.

Interface程序代碼

除了任務和函數方法，Interface還可以包含初始和always程序塊和assign。程序代碼可以用來在一個Interface內建立功能模型，這些功能會影響到在Interface所代表的總線上交流的信息。

例10-7為簡單AHB總線增加了一個時鐘發生器hclk，為總線增加了一個復位同步器hresetN。在這個Interface的前幾個例子中，這些信號是在Interface的外部產生的，并作為簡單AHB Interface的輸入端口傳入。這個例子用芯片（或系統）級的時鐘和復位取代了這些輸入，并使用這些芯片級的信號來產生本地總線時鐘和總線復位。這個本地功能然后成為主模塊和從模塊之間封裝的總線通信的一部分。

例10-7：與內部程序代碼的Interface，生成總線功能

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//SimpleAHBInterfacewithclockgeneratorandreset
//synchronizerproceduralcode
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//`begin_keywords"1800-2012"
interfacesimple_ahb(
inputlogicchip_clk,//externalclockfromthechip
inputlogicchip_rstN//busreset,activelow
);
logichclk;//localbustransferclk
logichresetN;//localbusreset,activelow
logic[31:0]haddr;//transferstartaddress
logic[31:0]hwdata;//datasenttoslave
logic[31:0]hrdata;//returndatafromslave
logic[2:0]hsize;//transfersize
logichwrite;//1forwrite,0forread
logichready;//1fortransferfinished

//generateAHBclock(divide-by-twoofchip_clk)
always_ff@(posedgechip_clkornegedgechip_rstN)
if(!chip_rstN)hclk<=?'0;
????else????????????hclk?<=?~hclk;

??//?sync?trailing?edge?of?hresetN?to?hclk
??logic?rstN_tmp;?//?temp?variable?used?inside?the?interface
??always_ff?@(posedge?hclk?or?negedge?chip_rstN)
????if?(!chip_rstN)?begin???//?asynchronous?active-low?reset
??????rstN_tmp?<=?'0;
??????hresetN??<=?'0;
????end?
????else?begin?
??????rstN_tmp?<=?'1;???????//?begin?end?of?reset
??????hresetN??<=?rstN_tmp;?//?stabilize?reset
????end?

??//?master?module?port?directions
??modport?master_ports?(
????output?haddr,?hwdata,?hsize,?hwrite,?//?to?AHB?slave
????input??hrdata,?hready,???????????????//?from?AHB?slave
????input??hclk,?hresetN?????????????????//?from?chip?level
??);

??//?slave?module?port?directions
??modport?slave_ports?(
????output?hrdata,?hready,???????????????//?to?AHB?master
????input??haddr,?hwdata,?hsize,?hwrite,?//?from?AHB?master
????input??hclk,?hresetN?????????????????//?from?chip?level
??);
endinterface:?simple_ahb
//`end_keywords?

綜合Interface程序。綜合編譯器如何處理Interface中的程序代碼并沒有很好的定義，這與Interface方法（任務和函數）的情況不同。方法的綜合是通過在概念上將方法代碼復制到具有Interface端口的模塊中，并對本地副本進行綜合。這可以做到，因為方法是從模塊內調用的，執行起來就像方法是該模塊的一部分。然而，程序代碼是從Interface內執行的，并影響到所有使用該Interface的模塊。Interface中的程序代碼類似于全局功能，綜合編譯器并不支持這種功能，如果有的話。

綜合編譯器對Interface內的程序代碼的支持并不充分。如果支持的話，不同的綜合編譯器對程序性代碼的處理方式也可能大相徑庭。

參數化的Interface

Interface可以用與模塊相同的方式使用參數重定義。這使得Interface模型可以被配置，因此Interface的每個實例可以有不同的配置。通過使用SystemVerilog的參數重定義結構，參數可以在Interface中使用，使向量大小和Interface中的其他聲明可以重新配置。當Interface被實例化時，Interface的參數值可以被重新細化，這與模塊重新定義的方式相同。

下面是簡單AHB例子的變化，增加了參數，使數據矢量寬度在Interface實例化時可以配置。任何與Interface實例相連的模塊間面端口將使用該Interface實例的向量大小。

例10-8：具有可配置總線數據字大小的參數化Interface

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//SimpleAHBInterfacewithpareterizedbuswidths
///////////////////////////////////////////////////////////
//`begin_keywords"1800-2012"
interfacesimple_ahb
#(parameterDWIDTH=32)//Databuswidth
(
inputlogichclk,//bustransferclk
inputlogichresetN//busreset,activelow
);
logic[31:0]haddr;//transferstartaddress
logic[DWIDTH-1:0]hwdata;//datasenttoslave
logic[DWIDTH-1:0]hrdata;//returndatafromslave
logic[2:0]hsize;//transfersize
logichwrite;//1forwrite,0forread
logichready;//1fortransferfinished

//mastermoduleportdirections
modportmaster_ports(
outputhaddr,hwdata,hsize,hwrite,//toAHBslave
inputhrdata,hready,//fromAHBslave
inputhclk,hresetN//fromchiplevel
);

//slavemoduleportdirections
modportslave_ports(
outputhrdata,hready,//toAHBmaster
inputhaddr,hwdata,hsize,hwrite,//fromAHBmaster
inputhclk,hresetN//fromchiplevel
);
endinterface:simple_ahb
//`end_keywords

下面的代碼片斷將例10-8中Interface的數據字大小重新定義為64位字大小。

simple_ahb#(.DWIDTH(64))

ahbl(.hclk,
.hresetN
);

綜合Interface

Interface是SystemVerilog在原有的Verilog HDL中加入的一個強大的建模結構。Interface端口是從傳統的Verilog模型中抽象出來的，在傳統的Verilog模型中，一組相關的信號必須每次都要聲明一個信號。這些單獨的聲明必須在每個使用相關信號的模塊以及連接模塊的塊級中重復進行。

在其最基本的形式中，SystemVerilog Interface將相關信號封裝在一起，作為一個可重復使用的建模組件。然后，該Interface可以作為模塊上的一個端口，取代一組相關信號的多個單獨端口。Interface所提供的建模抽象可以成為RTL設計工程師的強大工具。設計師可以一次性定義一組相關的信號，作為一個Interface，然后可以多次使用這些信號，而不必重復定義。

綜合編譯器能很好地處理使用Interface來封裝相關信號的問題。設計工程師可以在更高的抽象水平上工作--具有抽象的所有優點--綜合編譯器將信號的抽象封裝轉化為各個模塊的端口，工程師不需要為各個端口的聲明而煩惱，并確保多個模塊中冗余的聲明完全匹配。

綜合編譯器支持兩種方式，即在端口聲明中指定與模塊一起使用的modport，或者在模塊例化時指定modport。然而，如果一個模塊是獨立于其他模塊綜合的，則必須在端口聲明中指定modport。

當一個模塊獨立于其他模塊進行綜合時，或者在綜合編譯器配置為保留RTL模塊層次的情況下綜合多個模塊時，綜合編譯器將把一個模塊的Interface端口擴展為modport定義中代表的各個端口。大多數綜合編譯器將使用Verilog-1995的端口聲明風格，其中端口列表包含端口名稱和順序，而端口大小和數據類型在模塊內部聲明，而不是在端口列表中。一個模塊可以有任意數量的Interface端口，Interface端口可以與其他端口以任意順序指定。本文中的例子將Interface端口列在前面，只是為了強調Interface端口的作用。

下面的代碼片斷顯示了一個主模塊可能的綜合前和綜合后的模塊定義，該模塊使用簡單ahb Interface。

預綜合modport列表，有一個Interface端口。

綜合后模型，使用Verilog-1995編碼風格。下面的綜合后例子說明了一個Interface端口如何綜合的典型結果。

如果指定了一個modport的定義，綜合將使用modport中指定的方向。如果在模型綜合時沒有指定modport，那么在綜合的模塊中，Interface內的所有信號都會成為雙向的inout端口。

可配置的Interface與可配置的模塊一樣，都是可綜合的。Interface可以使用參數來配置總線寬度和數據類型。Interface也可以用同樣的方式進行配置。

Interface也可以通過使用方法（任務和函數）和程序代碼來封裝與這些信號有關的功能。Interface中的函數是可以綜合的。這可能很有用，RTL設計工程師應該利用這種綜合能力。將函數與它們所操作的信號封裝在一起，是編寫穩健、可重復使用的代碼的最佳實踐編碼方式。

在編寫本文時，現有的RTL綜合編譯器在支持使用Interface來封裝使用任務和程序代碼的功能方面有些局限。

例如，有可能在一個Interface內封裝FIFO的全部功能，這將允許使用封裝信號的模塊在不同的時鐘速度下運行而不損失任何數據。完整的糾錯功能以及與一組信號相關的其他復雜操作也可以與這些信號捆綁在一起。這種更高級的封裝水平不被大多數綜合編譯器所支持，或只有有限的支持。這些限制限制了程序性代碼在Interface中的實用性。

Interface也可以捆綁驗證代碼，例如為封裝的信號和功能提供斷言和自我檢查程序。Interface中的驗證相關代碼可以被綜合編譯器使用綜合translate_off和trans1ate_on pragmas或'if def條件編譯忽略。

審核編輯：劉清