01

遠(yuǎn)端簇型拓?fù)浣榻B

下圖為遠(yuǎn)端簇型拓?fù)浣Y(jié)構(gòu)的示意圖。從驅(qū)動(dòng)器到分支點(diǎn)T0這段傳輸線TL0的長(zhǎng)度相對(duì)于分支點(diǎn)到各個(gè)負(fù)載處傳輸線TL1~TLN要長(zhǎng)很多。這種結(jié)構(gòu)多用于多個(gè)負(fù)載的位置相對(duì)集中的情況。

其拓?fù)浣Y(jié)構(gòu)有如下特點(diǎn)：

1.鏈路中只有T0一個(gè)阻抗不連續(xù)點(diǎn)；

2.負(fù)載很多時(shí)T0點(diǎn)前后的阻抗突變很大。T0點(diǎn)前阻抗為

，在有N個(gè)負(fù)載的情況下T0點(diǎn)后的阻抗為

也就是說(shuō)負(fù)載數(shù)越多入射波在T0點(diǎn)發(fā)生的負(fù)反射越嚴(yán)重。

3.此外，從各個(gè)負(fù)載反射回源端的反射信號(hào)到達(dá)T0點(diǎn)也會(huì)發(fā)生負(fù)反射。如果T0點(diǎn)到各個(gè)負(fù)載的布線TL1~TLN沒(méi)有嚴(yán)格控制等長(zhǎng)的話，負(fù)載之間的相互影響就會(huì)變得很嚴(yán)重。

4.當(dāng)TL1~TLN嚴(yán)格控制等長(zhǎng)時(shí)，所有負(fù)載的接收波形一致性會(huì)非常好。這也給解決信號(hào)完整性問(wèn)題帶來(lái)了方便。

使用ADS搭建一個(gè)一驅(qū)三的遠(yuǎn)端簇拓?fù)洹ｒ?qū)動(dòng)器為3.3VLVCMOS電平，輸出阻抗20ohm、上升時(shí)間為500ps、下降時(shí)間1ns左右；TL0長(zhǎng)度為2000mil，TL1=TL2=TL3=1000mil。

傳輸線的延時(shí)按照6mil/ps計(jì)算，分支線TL1~TL3的延時(shí)為166ps左右，已經(jīng)達(dá)到了上升時(shí)間的1/3，分支線能夠體現(xiàn)傳輸線效應(yīng)。

仿真結(jié)果如下所示，信號(hào)邊沿單調(diào)、由于驅(qū)動(dòng)器輸出過(guò)驅(qū)動(dòng)，負(fù)載接收波形存在較大的過(guò)沖和振鈴，且三個(gè)負(fù)載的接收波形完全重疊。

02

遠(yuǎn)端簇拓?fù)涞腟I分析

那么當(dāng)T0點(diǎn)到各個(gè)負(fù)載的布線長(zhǎng)度不同時(shí)又會(huì)出現(xiàn)什么現(xiàn)象呢？我們將TL1調(diào)整到500mil，TL3調(diào)整到1500mil，TL2為1000mil不變。此時(shí)的仿真結(jié)果如下所示：

當(dāng)T0點(diǎn)到各個(gè)負(fù)載的布線長(zhǎng)度不等長(zhǎng)時(shí)三個(gè)負(fù)載的接收波形就出現(xiàn)了差異：

1.所有負(fù)載在接收波形在穩(wěn)定電平處都會(huì)有幅度微小的震蕩，而且信號(hào)的過(guò)沖明顯超過(guò)了TL1、TL2、TL3等長(zhǎng)時(shí)的幅度。

2.這些震蕩和過(guò)沖的增大就來(lái)自于三個(gè)負(fù)載之間的相互影響，但這一影響并不足以影響信號(hào)質(zhì)量，而接收波形中存在的過(guò)沖顯而易見(jiàn)是由于驅(qū)動(dòng)器驅(qū)動(dòng)能力過(guò)強(qiáng)導(dǎo)致只需要添加源端匹配即可解決。

3.由此可見(jiàn)一般的LVTTL或者CMOS電平的低速總線的設(shè)計(jì)，使用遠(yuǎn)端簇的拓?fù)浯蠖嗄軌蚪鉀Q信號(hào)完整性問(wèn)題。

?T0點(diǎn)到負(fù)載端布線延時(shí)的影響

除了需要保證各個(gè)負(fù)載所在分支布線等長(zhǎng)外，還需要注意分支的延時(shí)。雖然相比菊花鏈拓?fù)溥h(yuǎn)端簇拓?fù)湟呀?jīng)極大的改善了信號(hào)質(zhì)量，但我們也需要注意拓?fù)渲挟吘惯€是存在T0點(diǎn)這個(gè)阻抗不連續(xù)點(diǎn)。在遠(yuǎn)端簇拓?fù)渲胸?fù)載的個(gè)數(shù)、T0點(diǎn)到負(fù)載的布線延時(shí)、驅(qū)動(dòng)器輸出信號(hào)的上升時(shí)間對(duì)負(fù)載端接收信號(hào)的信號(hào)質(zhì)量都有著密切關(guān)系。

我們通常認(rèn)為：“T0點(diǎn)到負(fù)載的布線延時(shí)如果小于上升時(shí)間的一半時(shí)就不會(huì)對(duì)信號(hào)質(zhì)量有明顯的影響，如果T0點(diǎn)到負(fù)載的布線延時(shí)大于信號(hào)上升時(shí)間的一半時(shí)就會(huì)在信號(hào)邊沿產(chǎn)生明顯的回溝或者臺(tái)階。” 這只是一個(gè)經(jīng)驗(yàn)法則不一定很精確但卻可以幫助我們快速地發(fā)現(xiàn)問(wèn)題。

為了驗(yàn)證這一結(jié)論我們?cè)贏DS中搭建DDR3地址信號(hào)的仿真電路進(jìn)行分析。驅(qū)動(dòng)端使用TI的C6678處理器的DDR3接口地址信號(hào)buffer，負(fù)載使用美光的DDR3存儲(chǔ)器。查看6678的IBIS模型可知其地址信號(hào)輸出上升下降時(shí)間均為260ps左右，輸出阻抗40ohm。仿真對(duì)比兩種情況：（1）設(shè)置TL0=2000mil，TL1~TL3長(zhǎng)度為1000mil、延時(shí)170ps大于上升時(shí)間的一半；（2）TL0=2500mil，TL1~TL3長(zhǎng)度為500mil、延時(shí)85ps小于上升時(shí)間的一半。

圖1.800Mbps

（1）上圖所示紅色點(diǎn)虛線的波形，由于TL1TL3的延時(shí)大于信號(hào)上升時(shí)間一半導(dǎo)致在負(fù)載端的接收波形上升下降邊都存在一個(gè)很小的回溝，當(dāng)然這個(gè)回溝也會(huì)隨著TL1TL3的布線延時(shí)、負(fù)載的個(gè)數(shù)的增大而增大；

（2）藍(lán)色實(shí)線波形，TL1~TL3的延時(shí)小于信號(hào)上升時(shí)間一半，負(fù)載端的接收波形邊沿單調(diào)。

紅色虛線回溝的產(chǎn)生顯然是和源端阻抗是否匹配沒(méi)有太大的關(guān)系的，是由于負(fù)載和分支點(diǎn)之間的反射導(dǎo)致。對(duì)于數(shù)據(jù)信號(hào)在時(shí)序余量充足的情況下，很小的回溝或者臺(tái)階影響不大；但是如果是時(shí)鐘信號(hào)就要考慮如何消除回溝了。如果由于受布局等因素的限制無(wú)法減小分支布線延時(shí)，對(duì)于單端信號(hào)我們可以通過(guò)添加戴維南端接來(lái)解決這一問(wèn)題。

標(biāo)準(zhǔn)的戴維南匹配應(yīng)該是接在拓?fù)涞淖钅┒说珜?duì)于遠(yuǎn)端簇拓?fù)湮覀円仓荒芴砑釉诜种c(diǎn)T0位置，這就可能導(dǎo)致戴維南匹配起不到預(yù)期的效果；

對(duì)于差分信號(hào)可以考慮在每個(gè)負(fù)載端都在兩根差分線間加跨接電阻，但此時(shí)所有跨接電阻的阻值都相當(dāng)于并聯(lián)在一起，會(huì)使信號(hào)的幅度明顯減小。也可以只在分支點(diǎn)處加一個(gè)跨接電阻，阻值需要通過(guò)仿真確定。

最關(guān)鍵的一點(diǎn)需要我們記住，就是時(shí)鐘信號(hào)不到萬(wàn)不得以不要驅(qū)動(dòng)兩個(gè)以上的負(fù)載，對(duì)于高速信號(hào)的多負(fù)載結(jié)構(gòu)消除回溝和臺(tái)階需要付出的代價(jià)會(huì)非常大。由于PCB板以及系統(tǒng)工作中存在太多的不可控因素，無(wú)論采用何種方式的匹配都無(wú)法完全規(guī)避風(fēng)險(xiǎn)。

遠(yuǎn)端簇拓?fù)湓诒容^低速的DDR2等總線的設(shè)計(jì)中有一些應(yīng)用。當(dāng)然這需要一定的約束條件，比如說(shuō)需要考慮：

（1）驅(qū)動(dòng)器的驅(qū)動(dòng)能力；

（2）分支點(diǎn)到負(fù)載的布線長(zhǎng)度等條件同時(shí)也會(huì)受到芯片布局的限制；

（3）負(fù)載的個(gè)數(shù)。需要注意負(fù)載個(gè)數(shù)太多會(huì)導(dǎo)致分支點(diǎn)處的阻抗突變非常大，同時(shí)也可能會(huì)導(dǎo)致布線層數(shù)的增加使PCB成本上升。

如果負(fù)載的個(gè)數(shù)增加導(dǎo)致遠(yuǎn)端簇拓?fù)錈o(wú)法滿足要求，我們就需要考慮更換拓?fù)浞绞綐?shù)型拓?fù)涫且粋€(gè)很好的選擇被廣泛應(yīng)用于多負(fù)載的DDR、DDR2以及DIMM條的設(shè)計(jì)中。