什么是觸發(fā)器？

鎖存器和觸發(fā)器有時(shí)組合在一起，因?yàn)樗鼈兌伎梢栽谄漭敵錾洗鎯?chǔ)一位（1或0）。與鎖存器相比，觸發(fā)器是需要時(shí)鐘信號(hào)（Clk）的同步電路。D 觸發(fā)器僅在時(shí)鐘從

0 到 1（上升沿）或 1 到 0（下降沿）時(shí)存儲(chǔ)來(lái)自 D 輸入的新值。

D 觸發(fā)器由兩個(gè) D 閂鎖構(gòu)成。您可以看到一個(gè) D 觸發(fā)器，它在下面的上升沿更新：

D 觸發(fā)器主從電路

該電路的時(shí)序圖如下所示。它顯示了上升沿觸發(fā)的 D 觸發(fā)器的行為。輸出Q僅在時(shí)鐘從0變?yōu)?時(shí)變?yōu)镈輸入的值。

D觸發(fā)器的時(shí)序圖

D觸發(fā)器如何工作？

由于輸出 Q 僅在時(shí)鐘輸入從 0 變?yōu)?1 時(shí)發(fā)生變化，因此您將獲得以下真值表：

時(shí)鐘DQ描述

0XQ內(nèi)存

（無(wú)變化）

0→1 （↑）00將 Q 重置為 0

0→1 （↑）11將 Q 設(shè)置為 1

1XQ內(nèi)存

（無(wú)變化）

在真值表的第一行和最后一行中，時(shí)鐘輸入為 0 和

1。它們都不是上升沿信號(hào)，因此不會(huì)發(fā)生任何事情。Q輸出保留其具有的任何值。在這種情況下，無(wú)論D輸入具有什么值，Q輸出都不會(huì)改變，它將保持其值不變。這就是這個(gè)電路“記住”一點(diǎn)的方式。

看看中間的兩排。這里的時(shí)鐘輸入從0到1，所以你有一個(gè)上升沿。這意味著如果D輸入為0，Q輸出將復(fù)位為0。如果 D 輸入為 1，則 Q 輸出將設(shè)置為

1。

預(yù) 置

您在準(zhǔn)備使用的芯片（例如 CD4013）中找到的 D 觸發(fā)器通常還具有設(shè)置和重置輸入，您可以使用這些輸入強(qiáng)制 D 觸發(fā)器在輸出上以 1 或 0

開(kāi)頭。使用這些引腳有時(shí)稱(chēng)為“預(yù)設(shè)”D觸發(fā)器。

D 觸發(fā)器與鎖存器的優(yōu)勢(shì)

D 鎖存電路

D鎖存器的缺點(diǎn)之一是，當(dāng)其使能引腳為1時(shí)，其輸出可以隨時(shí)改變。因此，如果將時(shí)鐘信號(hào)應(yīng)用于 D 鎖存器，則在正脈沖持續(xù)期間，Q

輸出也可能發(fā)生變化。

在上面的時(shí)序圖中，您可以看到在一個(gè)時(shí)鐘周期內(nèi)，輸出既是1又是0，因?yàn)镈輸入在時(shí)鐘脈沖期間發(fā)生變化。這是你不希望在時(shí)鐘數(shù)字系統(tǒng)中發(fā)生的事情。

要使該觸發(fā)器僅在時(shí)鐘信號(hào)的上升沿上改變其輸出，您可以構(gòu)建一個(gè)主從D觸發(fā)器電路，該電路需要兩個(gè)D鎖存器的組合，如下所示：

D 人字拖的工作原理

當(dāng)Clk輸入為0時(shí)，主鎖存器的輸出將更改為D輸入的輸出。

如果Clk為0，則表示從鎖存器的使能輸入也為0。因此，此鎖存器的輸出不會(huì)發(fā)生任何事情。

但在Clk從0變?yōu)?（上升沿）的那一刻，從鎖存器的使能輸入設(shè)置為1。這意味著當(dāng)Clk從0變?yōu)?時(shí)，主鎖存器輸出端的任何內(nèi)容都將保存到從鎖存器的輸出中。

如果用 NAND 門(mén)構(gòu)建的 D 鎖存器替換符號(hào)，您將獲得：