組合電路在 HLS 中的重要性

該項目通過一個示例演示了 HLS 中組合電路對設(shè)計的影響。

在 HLS 中描述組合任務(wù)非常重要，因為它直接影響整個系統(tǒng)的性能。這里我舉一個簡單的例子來解釋一下這個問題。

介紹

高級綜合工具將算法轉(zhuǎn)換為等效的 RTL 描述。該描述代表邏輯電路，可以通過ASIC或FPGA技術(shù)來綜合。

邏輯電路可以是以下兩種類型之一：組合電路或時序電路。組合電路的輸出僅是其輸入上的當(dāng)前邏輯值的函數(shù)。如圖1所示，只需使用基本邏輯門即可實現(xiàn)組合電路，不需要存儲單元。

圖1

另一方面，時序電路的輸出不僅取決于其輸入的當(dāng)前值，還取決于過去時間的輸入值的歷史記錄。

電路狀態(tài)通常模擬輸入值歷史的影響。一組存儲單元可以代表這些狀態(tài)。

圖2

圖2顯示了由組合電路和一組保存電路狀態(tài)的存儲單元組成的時序電路的結(jié)構(gòu)。存儲器單元可以是觸發(fā)器、BRAM或DDR存儲器的形式。

組合部分接收兩組數(shù)據(jù)：主輸入和狀態(tài)。然后它生成兩組輸出：主要輸出和下一個狀態(tài)。系統(tǒng)中的其他模塊使用主輸出，而下一個狀態(tài)數(shù)據(jù)修改存儲單元并定義新的電路狀態(tài)。

動機

所有組合電路都需要一個時間間隔，以便在其輸入發(fā)生任何變化后產(chǎn)生穩(wěn)定的輸出。這個時間被稱為傳播延遲。組合電路中從輸入到輸出的不同路徑可能具有各種延遲。最長路徑也稱為關(guān)鍵路徑，被定義為設(shè)計傳播延遲。

在時序電路中，時鐘周期對設(shè)計性能有直接影響。圖 2 中組合部分的傳播延遲決定了最小時鐘周期。因此，它的好壞直接影響到整個系統(tǒng)的性能。

時序電路通常需要幾個時鐘周期來完成其相關(guān)任務(wù)。所需時鐘周期的最大數(shù)量稱為設(shè)計延遲。組合部分也對相關(guān)時序電路的延遲有直接影響。

因此，了解如何在 HLS 中設(shè)計高效的組合電路是在硬件上開發(fā)高性能算法的第一步。

組合電路的影響

在這里，將通過一個例子來解釋正確的 C/C++ 描述組合設(shè)計如何能夠加快實現(xiàn)速度。

假設(shè)我們要在如圖 3 所示的 Basys3 FPGA 評估板上可用的四個七段上顯示數(shù)字的四位十進制數(shù)字。

圖3

第一步是提取四位十進制數(shù)字，然后找到每個數(shù)字對應(yīng)的七段代碼，并將代碼發(fā)送到板上的段選擇上。這里我只解釋第一個任務(wù)，即提取四位小數(shù)。

讓我們考慮以下 Vivado-HLS 代碼，該代碼提取 4 位無符號整數(shù)的十進制數(shù)字。設(shè)計頂部函數(shù)是extract_decimal_digits ，它接受輸入參數(shù)（即a ）并生成四個輸出（即 digital_1、digit_2、digit_3、digit_4）。它調(diào)用函數(shù)get_digit四次來提取每個數(shù)字。get_digit函數(shù)提取接收到的號碼的第一位數(shù)字，然后對其進行修改。

如果我們執(zhí)行高級綜合過程來生成等效的 RTL 設(shè)計，則圖 5 顯示了 Basys3 板的報告。Vivado-HLS 綜合過程利用參數(shù)化的 Xilinx LogiCORE 除法器內(nèi)核來實現(xiàn)模運算。該代碼具有流水線結(jié)構(gòu)。

可以看出，設(shè)計時鐘周期約束為10 ns（用1注釋）。流水線設(shè)計需要 35 個周期來完成其任務(wù)，即 0.35 us（用 2 表示）。此外，它還使用了 12 個 DSP、1474 個 FF 和 1057 個 LUT。

圖5

現(xiàn)在讓我們考慮以下實現(xiàn)，將模運算替換為其等效的算術(shù)表達式，即 a%10 = a – 10*(a/10)。如果我們直接使用這個表達式，編譯器會優(yōu)化代碼，再次使用模運算，并生成相同的 RTL 描述。為了阻止編譯器優(yōu)化代碼，我使用了一個單獨的子函數(shù)來執(zhí)行除 10 運算符。另外，還關(guān)閉了編譯器函數(shù)內(nèi)聯(lián)功能。

現(xiàn)在，如果我們綜合此代碼，圖 7 將顯示相應(yīng)的報告。

該電路完全由組合電路搭建。電路傳播延遲為23.607 ns，使用28個DSP和262個LUT。

圖7

比較這兩種實現(xiàn)方式：圖 8 顯示了比較結(jié)果。在該圖中，“Solution 1”對應(yīng)于使用模運算符的第一種方案，“Solution 2”代表第二種方案。

可以看出，第一種方案需要 35 個時鐘周期，由于時鐘周期為 10 ns，因此需要 350 ns才能生成輸出。然而，第二種方案只需要 23.607 ns 即可生成輸出。所以第二個實現(xiàn)速度快了 14.83 倍。

此外，第二種方案在 FPGA 上使用的資源要少得多。

結(jié)論

設(shè)計高效的組合電路是在 HLS 中開發(fā)算法或系統(tǒng)控制器的第一步。多種優(yōu)化技術(shù)和編碼風(fēng)格可用于描述復(fù)雜算法的組合部分。

審核編輯：劉清