問題描述

在使用JTAG仿真器在vivado環境下抓信號時，報如下錯誤:

Warning: The debug hub core was not detected

Resolution：

1、Make sure the clock connected to the debug hub(dbg hub) core is free running clock and is active

2、Make sure the BSCAN_SWITCH_USER_MASK device property in Vivado hardware Manager reflects the user scan chain setting in the design and refresh the device.To determine the user scan chain setting in the design,open the implemented design and use 'get porperty C_USER_SCAN_CHAIN [get debug cores dbg hub]'.

什么是debug hub core？

debug hub負責將一個或幾個ILA與JTAG連接起來。JTAG指令下發以及抓取的波形數據回傳到screen都要通過它，相當于是一個中間件。在vivado中打開原理圖可以看到，連接到debug hub上的信號，包括clk、oport、inport。

從warning的提示看，可能的原因是：

1、這個hub的clock不正常；

2、兩個參數不匹配（一般都是01 沒問題，可以在properties查到）

則為什么是clk不對呢？

1、clock線連上了，但這個wire上卻沒有clock波形，因為zynq的ps端沒有啟動配置，所以沒有任何clock到pl端；

2、我們設置的clock頻率跟JTAG仿真器的不匹配。

怎么解決？

若debug_hub上一共掛了3個device，clock分別是40MHz、20MHz、800KHz，debug_hub會自動選擇頻率較低的時鐘作為它的時鐘。

在xilinx官網上，指出ILA和HUB的clock一定要比JTAG高（經本人測試，至少為JTAG速率的1.8倍）。因此，錯誤原因是debug_bub這個中間件的clock比JTAG仿真器的低了，應該確保JTAG是最低的！

解決方法

1、將JTAG仿真器的頻率降下去

Program and Debug－>Open hardware manager－>Open Target－>Open new target（先關掉之前的hardware）

其中JATAG Clock Frequency可以選擇JTAG的頻率。

2、將debug_hub的頻率升上去

在setup debug中產生的ILA相關的XDC約束文件中最后一段，把connect _debug_port dbg_hub/clk [get_nets clk]中的clk改為想要設置的頻率，如connect_debug_port dbg_hub/clk [get_nets[list inst_clk_wiz/inst/clk_out1]]。

延伸

是否可以設置XDC文件中的C_CLK_INPUT_FREQ_HZ？

答案是不行的，這個明顯是設置dbg_hub的，默認 300MHz，實際還是由connect _debug_port dbg_hub/clk [get_nets clk]決定的，還得改JTAG的Hz。

ILA及DEBUG模塊占用FPGA的資源，也會影響用戶邏輯timing。所以一般系統默認連lowest的那個clock，或者把C_ENABLE_CLK_DIVIDER true。

參考TCL指令

set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_bub]

審核編輯：劉清