亞穩(wěn)態(tài)是指觸發(fā)器的輸入信號無法在規(guī)定時間內達到一個確定的狀態(tài)，導致輸出振蕩，最終會在某個不確定的時間產生不確定的輸出，可能是0，也可能是1，導致輸出結果不可靠。

1、亞穩(wěn)態(tài)產生原因

亞穩(wěn)態(tài)的產生是 輸入信號違背了觸發(fā)器的建立時間和保持時間導致的 。建立時間是指在時鐘邊沿到來之前輸入信號必須保持穩(wěn)定的時間。保持時間是指在時鐘邊沿到來之后數(shù)據(jù)必須保持穩(wěn)定的時間。輸入信號如果在這兩個時間段內沒有保持穩(wěn)定，就將產生亞穩(wěn)態(tài)現(xiàn)象。

2、同步機制

亞穩(wěn)態(tài)無法避免，只能通過一定方法阻止其向后級傳播，避免其對后級電路產生影響。主要方法有： 引入同步機制 、 采用響應更快的觸發(fā)器 、降低時鐘頻率等。接下來介紹一下如何通過同步機制阻斷亞穩(wěn)態(tài)的傳播。

如下圖所示，如果觸發(fā)器出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象，該電路將無法準確檢測輸入信號是否出現(xiàn)上升沿。

（1）若D1.Q穩(wěn)定在低電平，能夠檢測出上升沿；

（2）若D1.Q穩(wěn)定在高電平，不能檢測出上升沿；

但是，如果采用兩個觸發(fā)器級聯(lián)的方式引入同步機制，情況就不一樣了，電路將準確檢測輸入信號是否出現(xiàn)上升沿。

（3）若D1.Q穩(wěn)定在低電平，在輸入信號上升沿出現(xiàn)兩個時鐘周期后，檢測出上升沿；

（4）若D1.Q穩(wěn)定在高電平，在輸入信號上升沿出現(xiàn)一個時鐘周期后，檢測出上升沿。

總而言之，該電路始終能夠檢測出上升沿，只是時間問題。