淺談Verilog中casex語句
代碼如下，大家看到這個代碼有什么體會？綜合會有什么Warning？
綜合會有告警如下：
注意：casez與casex都不可綜合，多用于仿真。
casex、 casez 語句是 case 語句的變形。
在casex中，casex允許"x"、"z"和"?"值在比較時被當做不關心的值。
在casez中，casez允許"z"和"?"對應的bit在比較時會被忽略，x不會被忽略。
casex 用"x" 來表示無關值
casez 用"?" 來表示無關值
兩者的實現(xiàn)的功能是完全一致的，語法與 case 語句也完全一致。
在case item中，0、1、z、x都是要比較的，不會忽略。
但是我們可以使用casez忽略某些bit位。在使用casez時，最好使用?表示比較時要忽略的對應比特。
case語句當條件互斥時是沒有優(yōu)先級，但是條件選項不要求互斥。雖然這些條件選項是并發(fā)比較的，但執(zhí)行效果是誰在前且條件為真誰被執(zhí)行，詳細內容分享在知識星球。
審核編輯：湯梓紅
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原文標題：Verilog中有casex？ 注意，綜合會告警！
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