Verilog中提供了四種循環語句，可用于控制語句的執行次數，分別為：for，while，repeat，forever。其中，for，while，repeat是可綜合的，但循環的次數需要在編譯之前就確定，動態改變循環次數的語句是不可綜合的。forever語句是不可綜合的，主要用于產生各種仿真激勵。

　　一、repeat語句

　　repeat語句執行指定循環數，如果循環計數表達式的指不確定，即為x或z時，那么循環次數按0次處理。

　　repeat語句的語法是為：

　　repeat（循環次數表達式） begin

　　語句快；

　　end

　　其中，循環次數表達式用于指定循環次數，可以是一個整數、變量或者數值表達式。如果是變量或者數值表達式，其數值只在第一次循環時得到計算，從而可以事先確定循環次數，語句快為重復執行的循環體。

　　二、while語句

　　while語句實現的是一種條件循環，只有在指定的循環條件為真時才會重復執行循環體，如果表達式在開始時不為真（假、x或z），那么過程語句將永遠不會被執行。

　　while循環的語法是：

　　while（循環執行條件表達式） begin

　　語句塊；

　　end

　　在上述格式中，循環執行條件表達式代表了循環體得以繼續重復執行時必須滿足的條件，通常是一個邏輯表達式。在每一次執行循環體之前，都需要對這個表達式是否成立進行判斷。

　　while語句在執行時，首先判斷循環執行條件表達式是否為真，如果真，執行后面的語句塊，然后再重復判斷循環執行條件表達式是否為真，如此不斷，知道循環執行條件表達式不為真。因此，在執行語句中，必須有改變循環執行條件表達式的值的語句，否則循環將變成死循環。

　　三、for循環

　　和while循環語句一樣，for循環語句實現的循環也是一種條件循環，按照指定的循環次數重復執行過程賦值語句，其語法格式如下：

　　for（表達式1；表達式2；表達式3）

　　語句塊；

　　for循環最簡單的應用形式是很容易理解的，其形式為：

　　for（循環變量賦初值；循環執行條件；循環變量增值）

　　語句塊；

　　for循環的執行過程可以分為以下幾步：

　　1、執行循環變量賦初值語句

　　2、執行循環執行條件語句，判斷循環變量的值是否滿足循環執行條件。若結果為真，執行循環體語句，然后繼 續執行下面的第三步，否則結束循環。

　　3、執行循環變量增值語句，并跳轉到第二步。

　　注意：以上三種循環對應的邏輯本質是一樣的，三者之間是可以相互轉化的。

　　四、循環語句的深入理解

　　Verilog HDL是一種硬件描述語言，如果期望在代碼中實現，則需要EDA工具將其翻譯成基本的門邏輯，而在硬件電路中并沒有循環電路的原型，因此在使用循環語句時要十分小心，必須時刻注意其可綜合性。

　　指導原則：雖然基于循環語句的Verilog HDL設計顯得相對精簡，閱讀起來比較容易；但面向硬件的設計和軟件設計的關注點是不一樣的，硬件設計并不追求代碼的短小，而是設計的時序、面積和性能等特征。在設計中應該使用計數器來代替for循環。