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PCIE相關概念和帶寬計算方法

FPGA設計論壇 ? 來源:FPGA設計論壇 ? 2024-01-16 14:42 ? 次閱讀

一、PCIE接口速率:

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二、PCIE相關概念:

傳輸速率為每秒傳輸量GT/s,而不是每秒位數Gbps,因為傳輸量包括不提供額外吞吐量的開銷位;比如 PCIe 1.x和PCIe 2.x使用8b / 10b編碼方案,導致占用了20% (= 2/10)的原始信道帶寬。

GT/s —— Giga transation per second (千兆傳輸/秒),即每一秒內傳輸的次數。重點在于描述物理層通信協議的速率屬性,可以不和鏈路寬度等關聯。

Gbps —— Giga Bits Per Second (千兆位/秒)。GT/s 與Gbps 之間不存在成比例的換算關系。

三、PCIE帶寬計算

PCIe 吞吐量(可用帶寬)計算方法:

吞吐量 = 傳輸速率 * 編碼方案

例如:PCI-e2.0 協議支持 5.0 GT/s,即每一條Lane 上支持每秒鐘內傳輸 5G個Bit;但這并不意味著 PCIe 2.0協議的每一條Lane支持 5Gbps 的速率。

為什么這么說呢?因為PCIe 2.0 的物理層協議中使用的是 8b/10b 的編碼方案。即每傳輸8個Bit,需要發送10個Bit;這多出的2個Bit并不是對上層有意義的信息。

那么, PCIe 2.0協議的每一條Lane支持 5 * 8 / 10 = 4 Gbps = 500 MB/s 的速率。

以一個PCIe 2.0 x8的通道為例,x8的可用帶寬為 4 * 8 = 32 Gbps = 4 GB/s。

同理,

PCI-e3.0 協議支持 8.0 GT/s, 即每一條Lane 上支持每秒鐘內傳輸 8G個Bit。

而PCIe 3.0 的物理層協議中使用的是 128b/130b 的編碼方案。即每傳輸128個Bit,需要發送130個Bit。

那么, PCIe 3.0協議的每一條Lane支持 8 * 128 / 130 = 7.877 Gbps = 984.6 MB/s 的速率。

一個PCIe 3.0 x16的通道,x16 的可用帶寬為 7.877 * 16 = 126.031 Gbps = 15.754 GB/s。

由此可計算出上表中的數據

審核編輯:湯梓紅

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原文標題:PCIE接口的帶寬、速率計算

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設計論壇】歡迎添加關注!文章轉載請注明出處。

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