DRAM從20世紀70年代初到90年代初生產(chǎn)，接口都是異步的，其中輸入控制信號直接影響內部功能。

同步DRAM（SDRAM）設備比DRAM設備有顯著的改進。在兩個方面與前幾代DRAM設備不同：

1.增加了時鐘信號；因此，SDRAM具有同步接口，也就是說是命令而不是信號在控制存儲單元。?

2.SDRAM包含多個獨立bank。

3.SDRAM支持burst突發(fā)模式傳輸。

SDRAM有一個時鐘信號，所有內部動作都發(fā)生在其邊沿。

在DRAM中，來自內存控制器的RAS、CAS和WE信號直接控制內部latch和輸入/輸出buffer，這些信號可以隨時到達DRAM的引腳。然后，DRAM立即響應RAS、CAS和WE信號。

相反，在SDRAM中，RAS、CAS和WE信號不能直接控制內部latch 和buffer。在SDRAM中，這些信號形成一個命令總線，用于將命令傳輸?shù)絻炔繝顟B(tài)機，該狀態(tài)機在時鐘信號的邊沿執(zhí)行命令。通過這種方式，內部latch和輸入/輸出buffer的控制從外部內存控制器移動到SDRAM控制邏輯中的狀態(tài)機。

每個SDRAM中存在多個獨立bank，這意味著當一個bank忙于行激活命令或預充電命令時，內存控制器可以向不同的bank發(fā)送新命令。現(xiàn)在可以在單個SDRAM中將內存請求交錯到不同的bank。SDRAM包含2、4或8個獨立bank。BA0、BA1和BA2決定了命令指的是哪個bank。

功能描述

下圖顯示了具有兩個獨立bank的SDRAM的簡化框圖。

每個bank都有其行地址latch和解碼器、列解碼器和靈敏放大器。圖中SDRAM中的每個bank由8個大小為4096x1024位的DRAM陣列組成。該地址現(xiàn)在由bank號碼（BA）、行地址（A[11:0]）和列地址（A[9:0]）組成。

在SDRAM中，命令在時鐘信號（CLK）的上升邊沿解碼，如果芯片選擇信號（CS）處于有效狀態(tài)。該命令由外部內存控制器在命令總線上發(fā)起。命令總線由WE、CAS和RAS信號組成。所有這些信號都是低有效。

下表顯示了SDRAM的命令集合。只要CS不處于有效狀態(tài)，SDRAM就會忽略命令總線上的信號。

圖中框出來的SDRAM控制模塊由控制邏輯、選擇行地址的多路復用器、刷新計數(shù)器和存儲體控制邏輯組成。其中刷新計數(shù)器跟蹤要刷新的行，多路復用器用于選擇要傳送到行地址鎖存器和解碼器的行地址。地址可以是來自刷新計數(shù)器的地址(用來控制邏輯執(zhí)行刷新周期),也可以是來自DRAM控制器的外部地址總線上的地址。

控制邏輯包含命令解碼器、執(zhí)行命令的有限狀態(tài)機和模式寄存器。模式寄存器是一個可編程的10位寄存器，其決定:

·CAS延遲(CL)

·burst傳輸?shù)拈L度

·以及內存數(shù)據(jù)在burst傳輸中的順序。等等

控制邏輯從命令總線接收命令，然后根據(jù)命令類型和模式寄存器相應字段中的值執(zhí)行特定的操作序列。這些操作由內部狀態(tài)機在連續(xù)的時鐘周期上執(zhí)行，而不需要來自memory控制器的時鐘控制。

上圖顯示了內部狀態(tài)機的簡化狀態(tài)圖。在初始化模式寄存器后，內部狀態(tài)機處于idle狀態(tài)，所有行和列均預充電。如果沒有向SDRAM發(fā)出命令，SDRAM芯片將定期執(zhí)行自刷新操作。內部計數(shù)器驅動自刷新操作。

開始內存訪問時，內存控制器應首先發(fā)出ACTIVE命令。這將打開某些bank/行，內部狀態(tài)機在active狀態(tài)下等待其他命令。

要讀取數(shù)據(jù)，內存控制器應發(fā)出READ命令，要將數(shù)據(jù)寫入內存，內存控制器應發(fā)出WRITE命令。然后內部狀態(tài)機進入讀或寫狀態(tài)，并使用列地址生成適當?shù)膬炔啃盘杹碓L問列。

READ或WRITE命令后面可以跟任意數(shù)量的READ或WRITE命令，或者可以發(fā)出PRECHARGE命令來恢復數(shù)據(jù)并關閉打開的bank/行。

在執(zhí)行預充電操作后，內部狀態(tài)機將恢復到IDLE狀態(tài)。

例如，在 ACTIVE 命令的情況下,狀態(tài)機通過多路復用器將行地址傳遞到行地址鎖存器和譯碼器。地址位BA確定要訪問的行，然后打開選定的行，并將其內容傳輸?shù)届`敏放大器。

當存儲器控制器發(fā)起讀取命令時，內部狀態(tài)機驅動行控制邏輯，根據(jù) BA 位選擇適當?shù)牧校缓髲乃x行的靈敏放大器中選擇數(shù)據(jù)。

每個bank都有自己的列解碼器-當從更多bank進行交錯傳輸時，就特別有用，可以隱藏RAS到CAS延遲和行預充電時間。當?shù)谝淮伟l(fā)送指定新bank的地址時，必須打開該行。 但是當后續(xù)的訪問指定已經(jīng)打開的bank中的同一行時，訪問可以很快發(fā)生，只發(fā)送列地址，而無需等待 tRCD。此功能要求每個bank都有自己的行地址鎖存器、靈敏放大器和列解碼器。