Efinity目前不支持聯(lián)合仿真，只能通過調(diào)用源文件仿真。

我們生成一個(gè)fifo IP命名為fifo_sim

在Deliverables中保留Testbench的選項(xiàng)。

在IP的生成目錄下會(huì)有以下幾個(gè)文件

我們來看下modelsim.do文件，里面vlog了fifo_tb.sv文件，另外還調(diào)用了flist文件里的文件，flist只有一個(gè)文件那就是fifo_sim.v。所以這個(gè)仿真只使用了兩個(gè)文件。

如果生成默認(rèn)的IP或者自己的IP,目前FIFO的IP仿真可能會(huì)有一個(gè)錯(cuò)誤 。提示在fifo_tb.sv的409行沒有rd_valid_o和almost_empty_o

這是因?yàn)榉抡嫖募荒芊抡嫣囟ㄅ渲玫腎P，或者自帶的仿真文件只適用于某些參數(shù)的設(shè)置。上面的問題是因?yàn)镮P生成是沒有打開Enable Programmbel Empty Option和Optional Signals兩個(gè)選項(xiàng)。

我們需要打開這兩個(gè)選項(xiàng)重新生成IP，注意重新生成IP時(shí)要關(guān)閉modeslim.

這里在把modelsim的路徑轉(zhuǎn)向文件所在的路徑，比如我的路徑如下：

cd E:/FPGA_Prj//ip/fifo_sim/Testbench/

然后執(zhí)行do modelsim.do即可以仿真。