本教程重點

存儲器簡介。

介紹 SDRAM 的工作原理。

詳細講解SDRAM 控制的Verilog 實現方法。

PLL IP和FIFO IP 的調用，計數器設計，按鍵邊沿捕獲，數碼管控制。

完成SDRAM控制器應用的完整案例。

Signal Tap 調試方法。

準備工作

硬件平臺 ：DE10-Standard 開發板（DE2-115、DE1-SOC、DE25-Standard、DE10-Lite、DE0-CV、TSP、DE2i-150開發板也支持）

開發和調試工具：Quartus18.1

功能模塊概述

按鍵KEY0復位。

按鍵KEY1觸發寫，將計數器產生的0到255的數據寫到FIFO寫模塊里面，繼而寫到SDRAM 器件里面。

按鍵KEY2觸發讀，SDRAM的數據先讀到FIFO讀模塊中，然后通過每按一次KEY2從FIFO讀模塊里面取出一個數據顯示到數碼管上面。

該實驗的功能基本框圖如下：

top文件解析：參考08-SDRAM控制器的設計——top文件代碼解析 （后續發布）

SDRAM 控制器模塊：該模塊是本實驗的重點，參考

04-SDRAM控制器的設計——control_interface.v代碼解析（后續發布）

05-SDRAM控制器的設計——command.v代碼解析（后續發布）

06-SDRAM控制器的設計——異步FIFO的調用（后續發布）

07-SDRAM控制器的設計——Sdram_Control.v代碼解析（后續發布）

讀寫控制模塊：參考08-SDRAM控制器的設計——按鍵的處理（邊沿捕獲電路、硬件消抖、Verilog消抖電路）（后續發布）

七段數碼管控制模塊：參考之前已有的推文基于FPGA的貪吃蛇游戲設計（二）——數碼管驅動模塊

引腳分配

下面給出的是DE10-Standard 開發板對應的引腳分配，若是移植到DE1-SOC或者是DE2-115等其他開發板時，需要修改工程器件和引腳分配。

源碼下載

DE10-Standard 工程鏈接:

https://pan.baidu.com/s/1OVFt5hH862q8BSswYwbOEg

提取碼: ms3q

工程源碼含詳盡的中文注解。

備注

關于SDRAM基礎知識請參考

02-SDRAM控制器的設計——SDRAM簡介（后續發布）

03-SDRAM控制器的設計——解讀IS42R16320D的數據手冊（后續發布）