【編者按】

IEEE國(guó)際電子器件會(huì)議 （IEDM） 是全球領(lǐng)先的微電子器件制造和材料技術(shù)論壇，展現(xiàn)最前沿的半導(dǎo)體和電子器件技術(shù)、設(shè)計(jì)、制造、物理材料領(lǐng)域的技術(shù)突破。IEDM會(huì)議議題涉及納米級(jí)CMOS晶體管技術(shù)、先進(jìn)存儲(chǔ)、顯示、傳感、MEMS、新型量子和納米級(jí)器件、光電子、能量采集器件、高速器件以及工藝技術(shù)和設(shè)備建模和仿真等領(lǐng)域。

2024 IEDM會(huì)議的焦點(diǎn)主要有三個(gè)：邏輯器件的先進(jìn)工藝技術(shù)包括TSMC N2節(jié)點(diǎn)、CFET技術(shù)突破、三星2D材料、英特爾硅溝道擴(kuò)展技術(shù)；存儲(chǔ)技術(shù)包括存算一體、Meta 3D堆疊內(nèi)存實(shí)現(xiàn)；先進(jìn)封裝技術(shù)包括英特爾EMIB-T 2.5D技術(shù)和臺(tái)積電SoIC 3D混合鍵合技術(shù)。

本文編譯自SemiAnalysis對(duì)IEDM 2024會(huì)議的總結(jié)，分為三部分連載，歡迎感興趣的朋友關(guān)注和分享。

【內(nèi)容目錄】

1.TSMC N2

2.CFET

3.Memory

4.Meta 3D Stacked Memory

5.Intel EMIB-T

6.TSMC SoIC

7.Nvidia System Co-Optimization Of GPUs

8.2D Materials

9.Intel 6nm Gate Length

10.Expert Panel： Breakthroughs Needed

2D材料有望替代硅基晶體管溝道，溝道負(fù)責(zé)在晶體管源極和漏極之間傳導(dǎo)電流，其導(dǎo)電性由接觸或環(huán)繞溝道的柵極控制。在硅基器件中，當(dāng)溝道長(zhǎng)度（通常稱(chēng)為柵極長(zhǎng)度或Lg）縮小至約10納米以下時(shí)，由于漏電流過(guò)高會(huì)導(dǎo)致晶體管效率低下且難以關(guān)斷，因此被認(rèn)為不具備實(shí)用價(jià)值。而2D材料構(gòu)成的溝道具有更優(yōu)的操控性，且不易產(chǎn)生硅基器件常見(jiàn)的漏電流機(jī)制。鑒于尖端器件的柵極長(zhǎng)度已進(jìn)入10-20納米區(qū)間，2D材料已被納入2030年代多個(gè)技術(shù)路線圖，但目前距商業(yè)化應(yīng)用仍有距離。英特爾的一篇論文將主要挑戰(zhàn)歸納為三類(lèi)：

1. 材料生長(zhǎng)

2. 摻雜與接觸成型

3. 全環(huán)繞柵極（GAA）堆疊/高K金屬柵極集成

其中摻雜與接觸成型涉及在晶體管有源區(qū)形成源漏極的摻雜工藝，以及構(gòu)建與上層金屬互連的低阻接觸。GAA堆疊則需要在2D溝道周?chē)练e多層材料以形成晶體管控制柵極。繼去年實(shí)現(xiàn)2D溝道材料集成（N型器件采用MoS?，P型器件采用WSe?）后，在摻雜、接觸和柵極成型方面取得進(jìn)展：

臺(tái)積電成功演示了P型器件接觸工藝，該突破填補(bǔ)了關(guān)鍵技術(shù)空白，此前僅有N型晶體管接觸工藝得到驗(yàn)證。接觸結(jié)構(gòu)負(fù)責(zé)建立金屬互連層與晶體管源極、漏極或柵極的電氣連接，其核心性能指標(biāo)在于接觸電阻，這對(duì)數(shù)十納米尺度的現(xiàn)代器件尤為關(guān)鍵。技術(shù)難點(diǎn)源于源漏極由半導(dǎo)體材料（本例中為WSe?）構(gòu)成，本征電阻較高。若直接將互連金屬沉積在源漏極表面，界面處會(huì)形成高阻態(tài)肖特基勢(shì)壘，且金屬與硅的粘附性通常較差。

硅基器件的常規(guī)解決方案是硅化工藝：通過(guò)沉積與退火在硅源漏區(qū)表面形成高導(dǎo)電性硅化物（如NiSi），再于硅化物上構(gòu)建金屬互連，實(shí)現(xiàn)從有源區(qū)到電路互連的低阻連接。由于不含硅元素，傳統(tǒng)硅化工藝無(wú)法適用與2D材料。優(yōu)選方案是采用退化摻雜——向2D材料晶格引入特定雜質(zhì)，使其從半導(dǎo)體態(tài)轉(zhuǎn)變?yōu)閷?dǎo)體態(tài)。但WSe?的摻雜工藝面臨嚴(yán)峻挑戰(zhàn)，晶格結(jié)構(gòu)易遭破壞，且難以實(shí)現(xiàn)摻雜劑均勻分布。臺(tái)積電在大會(huì)上的展示表明，他們的研究團(tuán)隊(duì)已經(jīng)成功攻克了這一難題，2D材料接觸方案的突破取得了重大進(jìn)展。

柵極氧化物質(zhì)量是2D材料商業(yè)化的另一關(guān)鍵挑戰(zhàn)。如臺(tái)積電N2工藝論文所述，柵極氧化物質(zhì)量直接決定晶體管控制能力。若無(wú)法實(shí)現(xiàn)有效控制，邏輯制程將失去可行性。英特爾展示了高質(zhì)量柵極氧化物的制備工藝，成功制造出具有優(yōu)異控制特性的晶體管器件。其DIBL（漏致勢(shì)壘降低）和亞閾值擺幅（SS）指標(biāo)表現(xiàn)優(yōu)異（分別對(duì)應(yīng)低漏電流和陡峭的開(kāi)關(guān)特性），同時(shí)具備高飽和漏電流，充分證明其靜電控制能力。該突破主要源于工藝優(yōu)化，特別是預(yù)清洗與氧化物沉積環(huán)節(jié)的改進(jìn)。

盡管在摻雜、接觸和柵極成型方面取得突破，2D材料生長(zhǎng)技術(shù)仍進(jìn)展緩慢。我們?cè)谌ツ昃C述中指出：“生長(zhǎng)工藝是2D材料的根本性難題。”目前多數(shù)研究采用轉(zhuǎn)移技術(shù)：先在藍(lán)寶石襯底上生長(zhǎng)材料，再機(jī)械轉(zhuǎn)移至硅晶圓。這種實(shí)驗(yàn)室手段難以滿(mǎn)足量產(chǎn)需求，直接在12英寸硅晶圓上進(jìn)行外延生長(zhǎng)才是最具商業(yè)化潛力的技術(shù)路徑。

該領(lǐng)域最新進(jìn)展陷入停滯。三星曾在8英寸測(cè)試平臺(tái)上演示晶圓級(jí)生長(zhǎng)，但材料附著性欠佳。其解決方案是在各晶體邊緣制作“固定夾”以承受后續(xù)工藝應(yīng)力，成功制備出功能性晶體管（采用頂/底柵結(jié)構(gòu)而非GAA架構(gòu)）。然而該工藝不具備可擴(kuò)展性：演示器件的溝道長(zhǎng)度達(dá)500納米（超出需求兩個(gè)數(shù)量級(jí)），且固定夾結(jié)構(gòu)會(huì)抵消短溝道帶來(lái)的尺寸優(yōu)勢(shì)。真正需要突破的是無(wú)需輔助結(jié)構(gòu)即可在整片晶圓上生長(zhǎng)高質(zhì)量材料。

臺(tái)積電展示了完整二維FET反相器——將N型與P型晶體管連接構(gòu)成基礎(chǔ)邏輯單元。該研究側(cè)重集成探索，器件采用平面結(jié)構(gòu)而非GAA架構(gòu)，且尺寸較需求大1-2個(gè)數(shù)量級(jí)。實(shí)驗(yàn)發(fā)現(xiàn)若干重要現(xiàn)象：

首先嘗試采用WSe?制備同質(zhì)N/P型晶體管。主流方案采用異質(zhì)集成（NMOS使用MoS?溝道），若能用單一材料實(shí)現(xiàn)雙極器件將顯著降低成本。但臺(tái)積電發(fā)現(xiàn)WSe? NFET性能?chē)?yán)重劣于PFET，無(wú)法匹配應(yīng)用需求。

其次，標(biāo)準(zhǔn)濕法工藝會(huì)影響既有PFET性能。在PFET有源區(qū)進(jìn)行圖形化時(shí)采用常規(guī)濕法工藝（光刻膠、蝕刻等）——這些本應(yīng)對(duì)底層器件無(wú)影響的成熟工藝，卻導(dǎo)致閾值電壓（晶體管開(kāi)啟電壓）顯著偏移。這種非直觀現(xiàn)象預(yù)示：隨著2D材料集成復(fù)雜度提升，可能涌現(xiàn)更多意外挑戰(zhàn)。

二維FET的閾值電壓易受標(biāo)準(zhǔn)濕法工藝影響。

實(shí)現(xiàn)量產(chǎn)仍需長(zhǎng)期努力。當(dāng)前尖端技術(shù)僅能在較短溝道下制備單個(gè)優(yōu)質(zhì)晶體管，距離單晶圓集成數(shù)十億晶體管、年產(chǎn)能十萬(wàn)片以上的目標(biāo)相差約15個(gè)數(shù)量級(jí)。更糟糕的是，硅基器件理論最小柵長(zhǎng)10納米的傳統(tǒng)認(rèn)知已被打破。英特爾成功演示單納米帶GAA晶體管，柵長(zhǎng)僅6納米。

傳統(tǒng)認(rèn)為10納米以下將面臨量子隧穿等根本性障礙：在極端尺度下，載流子穿越柵極勢(shì)壘的概率不可忽略，導(dǎo)致漏電流激增。漏電嚴(yán)重的晶體管將造成芯片能效低下與可靠性問(wèn)題。但英特爾的實(shí)驗(yàn)證明量子隧穿效應(yīng)可被有效抑制，雖然器件性能尚未完美，但已展現(xiàn)足夠優(yōu)化空間——亞閾值擺幅接近室溫理論極限60 mV/dec，DIBL指標(biāo)約為臺(tái)積電N2工藝的兩倍，雖需改進(jìn)但已屬研發(fā)突破。

需注意：此前5納米柵長(zhǎng)FinFET器件性能極差（DIBL與SS值過(guò)高），而本次6納米GAA器件性能顯著提升。

英特爾的突破可能延后2D材料的路線圖定位。若無(wú)技術(shù)必要性，芯片制造商不會(huì)輕易轉(zhuǎn)向復(fù)雜的新材料體系。

盡管計(jì)算設(shè)備持續(xù)進(jìn)步，但現(xiàn)有發(fā)展模式不可持續(xù)。若無(wú)底層器件革新，計(jì)算需求與能耗的指數(shù)增長(zhǎng)將難以為繼。斯坦福大學(xué)Tom Lee教授推演顯示：按當(dāng)前增速，2050年AI計(jì)算能耗將超過(guò)地球接收的太陽(yáng)光子總量，百年后更需捕獲太陽(yáng)全部輻射能量——這凸顯技術(shù)變革的緊迫性。IEDM專(zhuān)家小組強(qiáng)調(diào)：半導(dǎo)體器件需要革命性突破，而非寄望于戴森球等科幻方案。論壇閉幕時(shí)，學(xué)界發(fā)出行動(dòng)倡議：器件技術(shù)的漸進(jìn)式改良已不足夠。Lee教授指出，在各類(lèi)“AI指數(shù)”中，能源終將成為關(guān)鍵制約因素。“我們無(wú)法用線性武器戰(zhàn)勝指數(shù)級(jí)敵人。”