新思科技40G UCIe IP 完整解決方案

隨著物理極限開始制約摩爾定律的發(fā)展，加之人工智能不斷突破技術(shù)邊界，計(jì)算需求和處理能力要求呈現(xiàn)爆發(fā)式增長。為了賦能生成式人工智能應(yīng)用，現(xiàn)代數(shù)據(jù)中心不得不采用Multi-Die設(shè)計(jì)，而這又帶來了許多技術(shù)要求，包括高帶寬和低功耗Die-to-Die連接。

為了確保Multi-Die設(shè)計(jì)成功，通用芯粒互連技術(shù)（UCIe）規(guī)范應(yīng)運(yùn)而生。它通過提升互操作性、降低延遲、實(shí)現(xiàn)異構(gòu)裸片間相互通信等方式，簡(jiǎn)化了Multi-Die設(shè)計(jì)中的Die-to-Die連接。

新思科技繼續(xù)站在UCIe發(fā)展前沿。新思科技攜手英特爾率先完成了UCIe互操作性測(cè)試芯片演示，推出了包含控制器、PHY和驗(yàn)證IP的40G UCIe解決方案，一直以來都專注于為技術(shù)創(chuàng)新先驅(qū)提供全面涵蓋早期架構(gòu)探索到生產(chǎn)制造的可擴(kuò)展型Multi-Die解決方案。

現(xiàn)在，新思科技基于其成熟且廣受歡迎的UCIe IP解決方案，推出了40G UCIe IP，以滿足開發(fā)者對(duì)更高帶寬和更低功耗的需求。

全新40G UCIe IP解決方案

與UCIe規(guī)范相比，新思科技的全新40G UCIe IP解決方案將帶寬提升了25%，允許12.9Tbps/mm的數(shù)據(jù)在異構(gòu)和同構(gòu)裸片之間傳輸?shù)耐瑫r(shí)，而不會(huì)增加功耗和芯片面積。

除了符合新UCIe 2.0規(guī)范，且?guī)捫矢哂跇?biāo)準(zhǔn)外，新款40G UCIe IP解決方案：

讓企業(yè)能夠享受到兩全其美的優(yōu)勢(shì)。在大型AI訓(xùn)練器件等用例中，芯片被拆分成多個(gè)較小的裸片，而為了實(shí)現(xiàn)裸片間的無縫數(shù)據(jù)移動(dòng)，高帶寬必不可少。在邊緣AI或移動(dòng)設(shè)備中，執(zhí)行不同功能的裸片可能會(huì)集成到一個(gè)更復(fù)雜的系統(tǒng)中，而由于需要在裸片之間傳輸?shù)臄?shù)據(jù)有限，互操作性變得更加重要。

滿足AI訓(xùn)練SoC、高性能服務(wù)器芯片、ADAS SoC、使用UCIe的定制HBM堆疊等苛刻應(yīng)用的需求，同時(shí)支持將低成本襯底封裝技術(shù)用于高性能Multi-Die封裝。

全新40G UCIe IP建立在當(dāng)前成熟的架構(gòu)之上，該架構(gòu)已在多家先進(jìn)代工廠的多種工藝上成功實(shí)現(xiàn)了互操作性并通過了芯片驗(yàn)證。開發(fā)者將從多方面獲益：更快的互操作性，在更小的面積上獲得更高的帶寬，在提升速度的同時(shí)保持靈活性，支持各種封裝類型的設(shè)計(jì)，以及增強(qiáng)的可見性、可靠性和系統(tǒng)測(cè)試。

該IP解決方案包括PHY、控制器和驗(yàn)證IP，具備完整的協(xié)議棧。物理層的頂部有一個(gè)控制器，兩個(gè)裸片之間可以通過支持的AXI、CHI C2C、CXS、PCIe、CXL和串流等協(xié)議之一實(shí)現(xiàn)無縫連接，從而實(shí)現(xiàn)結(jié)構(gòu)之間的Die-to-Die連接。

差異化優(yōu)勢(shì)

新思科技的全新40G UCIe IP解決方案兼具諸多出色特性，易于集成并能簡(jiǎn)化開發(fā)者使用流程，具體包括：

單一參考時(shí)鐘，為所有UCIe PHY提供100 MHz參考時(shí)鐘，無需額外的高頻系統(tǒng)PLL。內(nèi)部PLL生成初始化和正常運(yùn)行期間所需的所有高速外設(shè)時(shí)鐘（pclk）和較低頻率的本地時(shí)鐘（lclk）。lclk與控制器共享，以進(jìn)一步簡(jiǎn)化系統(tǒng)集成。

嵌入式任務(wù)模式信號(hào)完整性監(jiān)控器（SIM），已集成到IP中，可用于從設(shè)計(jì)到現(xiàn)場(chǎng)的診斷和分析，確保Multi-Die封裝的可靠性和質(zhì)量。PHY中嵌入的全面測(cè)試特性支持在晶圓級(jí)（針對(duì)已知良好裸片）和封裝組裝后（包括Die-to-Die互連）對(duì)PHY進(jìn)行高覆蓋率測(cè)試。

供應(yīng)商自定義消息，支持使用現(xiàn)有UCIe邊帶通道在裸片之間發(fā)送低速、低優(yōu)先級(jí)信息，而不必占用主數(shù)據(jù)路徑。一個(gè)裸片可以使用UCIe邊帶向另一個(gè)裸片發(fā)送遙測(cè)和中斷等命令，此類流量不會(huì)中斷高帶寬路徑。

基于硬件的啟動(dòng)，可以加快初始化速度，而無需在遠(yuǎn)程芯粒上加載大量固件。如果UCIe鏈路啟動(dòng)要求將大量固件載入芯粒中，則需要單獨(dú)的路徑來加載固件。從設(shè)計(jì)、硬件和時(shí)間的角度來看，這可能會(huì)造成浪費(fèi)，應(yīng)盡量避免。

預(yù)先驗(yàn)證的設(shè)計(jì)參考流程，這是通過將UCIe IP與所有必需的設(shè)計(jì)資料和文檔（如自動(dòng)布線流程、中介層研究和信號(hào)完整性分析）集成而實(shí)現(xiàn)的。

支持標(biāo)準(zhǔn)和高級(jí)封裝技術(shù)，賦予開發(fā)者更大的靈活性，降低集成難度，幫助開發(fā)者進(jìn)一步降低成本。過去，支持高密度路由和帶寬的高級(jí)封裝技術(shù)需要較高成本。隨著封裝技術(shù)的發(fā)展，成本逐漸降低，SoC開發(fā)者現(xiàn)在能夠以更低的成本采用復(fù)雜而先進(jìn)的封裝技術(shù)。新思科技通過在相同面積內(nèi)實(shí)現(xiàn)更高的帶寬，并提供經(jīng)濟(jì)高效的解決方案來支持這兩種封裝技術(shù)，巧妙地解決了成本與性能之間的矛盾。

汽車UCIe IP，能夠滿足ADAS芯片的需求，利用Multi-Die架構(gòu)實(shí)現(xiàn)更高級(jí)的功能。SoC開發(fā)者可以利用集成的SIM傳感器以及測(cè)試和修復(fù)功能來構(gòu)建更可靠的SoC，滿足嚴(yán)苛的汽車要求。

AXI、CHI C2C、CXS、PCIe、CXL和串流，用于滿足各種用例和應(yīng)用的需求，兩個(gè)裸片中計(jì)算結(jié)構(gòu)之間的連接更簡(jiǎn)單且延遲更低，互操作性更強(qiáng)，并且可以利用現(xiàn)有支持CXL和PCIe協(xié)議的軟件生態(tài)系統(tǒng)。

新思科技在業(yè)界率先推出高質(zhì)量的UCIe IP，助力Multi-Die設(shè)計(jì)取得成功，并針對(duì)多家代工廠的高級(jí)和標(biāo)準(zhǔn)封裝技術(shù)提供經(jīng)過驗(yàn)證的解決方案。作為UCIe聯(lián)盟的活躍成員，新思科技嚴(yán)格遵守UCIe規(guī)范，確保生態(tài)系統(tǒng)中的產(chǎn)品能夠成功相互操作。升級(jí)到40Gbps將進(jìn)一步幫助客應(yīng)對(duì)應(yīng)數(shù)據(jù)密集型應(yīng)用的需求，并實(shí)現(xiàn)高效的高帶寬Die-to-Die連接。