來源：OpenFPGA

在現(xiàn)代技術(shù)發(fā)展的浪潮中，開源項(xiàng)目已經(jīng)成為了推動技術(shù)創(chuàng)新和發(fā)展的核心力量。無論是人工智能、區(qū)塊鏈、云計(jì)算，還是傳統(tǒng)的嵌入式開發(fā)、操作系統(tǒng)，開源項(xiàng)目都在其中扮演著至關(guān)重要的角色。它們不僅促進(jìn)了技術(shù)的快速迭代，也為全球開發(fā)者提供了一個(gè)共享和合作的平臺。

相對來說，F(xiàn)PGA領(lǐng)域的開源項(xiàng)目目前還沒有能改變整個(gè)行業(yè)的開源項(xiàng)目（促進(jìn)行業(yè)發(fā)展，提升行業(yè)的知名度），目前我覺得Yosys或Verilator有一些“勢頭”。同時(shí)，有些開源項(xiàng)目建立之初就是為了這個(gè)目的，但是能不能成為你心目中的“燈塔”，就需要越來越多的工程師參與進(jìn)去。今天給大家?guī)硪粋€(gè)開源項(xiàng)目-Open Logic。

鏈接

https://github.com/open-logic/open-logic

愿景

像stdlib致力于為 C/C++ 項(xiàng)目服務(wù)一樣，Open Logic旨在為 HDL 項(xiàng)目服務(wù)。

Open Logic可以重復(fù)使用、獨(dú)立于供應(yīng)商/工具的方式實(shí)現(xiàn)常用組件，并根據(jù)寬松的開源許可證（針對 FPGA 使用修改的 LGPL，請參閱License.txt）提供源碼，因此代碼可用于商業(yè)項(xiàng)目（大大的贊）。

Open Logic雖然是用 VHDL 編寫的，但 System Verilog 也可以輕松調(diào)用。

介紹

Open Logic 由Oliver Bründler創(chuàng)建，Oliver 將模塊分為三個(gè)不同的組：base模塊、AXI 模塊和intf（接口）模塊。base文件夾包含一些基本和非基本邏輯操作的模塊，從 FIFO 存儲器或解碼器到跨時(shí)鐘域同步器。在intf模塊中，可以找到與 SPI 或 UART 等接口相關(guān)的模塊。最后，AXI包含從 AXI 從屬模塊到 AXI 主模塊。

為了在 FPGA 設(shè)計(jì)中使用這些模塊，該項(xiàng)目包含一組與 FPGA 供應(yīng)商的 IDE 工具兼容的腳本，這些腳本將庫添加到項(xiàng)目中olo_，其中包含 Open Logic 項(xiàng)目中可用的所有模塊。

詳細(xì)的使用步驟，項(xiàng)目里都有詳細(xì)的使用鏈接：

按照自己使用的EDA工具，查看使用教程即可（easy、easy、easy...）

總結(jié)

今天介紹的項(xiàng)目還在“茁壯”成長，目前最新的版本3.1.0，幾乎每個(gè)月都在增長，增加了對 Gowin EDA 以及新模塊的支持。

FPGA 開源生態(tài)系統(tǒng)與其他開源社區(qū)相差甚遠(yuǎn)，但它正在突飛猛進(jìn)，需要每個(gè)FPGA工程師努力去維護(hù)，即使提一個(gè)小小的BUG也是對該類項(xiàng)目重大的貢獻(xiàn)。