概述

ADCLK948是一款超快時鐘扇出緩沖器，采用ADI公司專有的XFCB3硅-鍺（SiGe）雙極性工藝制造，設計用于要求低抖動的高速應用。

該器件具有兩個差分輸入，通過IN_SEL控制引腳進行選擇。兩個輸入均配備中心抽頭、差分、100 Ω片內(nèi)端接電阻，接受直流耦合LVPECL、CML、3.3 V CMOS（單端）以及交流耦合1.8 V CMOS、LVDS和LVPECL輸入。提供VREFx引腳用于偏置交流耦合輸入。
數(shù)據(jù)表：*附件：ADCLK948 2路可選輸入、8路LVPECL輸出、SiGe時鐘扇出緩.pdf

ADCLK948內(nèi)置8個全擺幅射極耦合邏輯（ECL）輸出驅(qū)動器。對于LVPECL（正ECL）工作模式， VCC 偏置至正電源， VEE 偏置至接地。對于ECL工作模式， VCC 偏置至接地， VEE 偏置至負電源。

輸出級旨在從各端將800 mW直接驅(qū)動至端接于VCC -2V的50 Ω負載，從而獲得1.6 V的總差分輸出擺幅。

ADCLK948采用32引腳LFCSP封裝，額定工作溫度范圍為?40°C至+85°C標準工業(yè)溫度范圍。

應用

• 低抖動時鐘分配
• 時鐘與數(shù)據(jù)信號恢復
• 電平轉換
• 無線通信
• 有線通信
• 醫(yī)療和工業(yè)成像
• 自動測試設備（ATE）和高性能儀器儀表
  特性
• 2個可選差分輸入
• 工作頻率：4.8 GHz
• 寬帶隨機抖動：75 fs rms
• 片內(nèi)輸入端接
• 電源：3.3 V

框圖

引腳配置描述

典型性能特征

功能描述

時鐘輸入

ADCLK948 從兩個輸入中接收一個差分時鐘輸入，并將選定的時鐘分配到所有八個LVPECL輸出。規(guī)定的最大頻率是輸出電壓擺幅為標準LVPECL擺幅50%時的點（見圖4）。有關時鐘輸入的更多詳細信息，請參見功能框圖（圖1）和“一般說明”部分。圖19展示了23種不同的時鐘輸入端接方案。

輸出抖動性能會因輸入斜率低于4 V/ns而下降，如圖12所示。ADCLK948經(jīng)過專門設計，可在較寬的輸入斜率范圍內(nèi)將額外的隨機抖動降至最低。只要有可能，應使用快速肖特基二極管衰減器來降低過大輸入信號的斜率，因為衰減器應采用低損耗電介質(zhì)或具有良好高頻特性的電纜。

時鐘輸出

規(guī)定的性能要求使用合適的傳輸線終端。ADCLK948的LVPECL輸出旨在直接驅(qū)動800 mV至50 Ω電纜，或驅(qū)動至以VCC - 2 V為參考端接50 Ω的微帶線或帶狀線傳輸線，如圖14所示。LVPECL輸出級如圖13所示。此輸出級經(jīng)過優(yōu)化，可實現(xiàn)最佳的高速信號傳輸線匹配。如果高速信號布線長度超過一厘米，無論是微帶線還是帶狀線技術，都需要適當?shù)膫鬏斁€端接，以確保正確的定時，并防止過度的輸出振鈴和與脈沖寬度相關的傳播延遲色散。

戴維南等效端接使用電阻網(wǎng)絡為LVPECL驅(qū)動器提供50 Ω直流端接，該直流電壓低于VS_DRV。在此方案中，VS_DRV上的直流偏置點應等于接收緩沖器的V?。盡管圖15所示的電阻組合會產(chǎn)生VS_DRV - 2 V的直流偏置點，但實際的共模電壓為VS_DRV - 1.3 V，因為有額外電流從ADCLK948 LVPECL驅(qū)動器的下拉電阻流出。

LVPECL Y端接是一種出色的端接方案，它使用變壓器組件，同時提供奇模和偶模阻抗匹配。偶模阻抗匹配在高頻下緊密耦合傳輸線時很重要。其主要缺點是，它在改變LVPECL驅(qū)動器射極跟隨器的驅(qū)動強度方面靈活性有限。在驅(qū)動長走線時，這通常不是問題。

圖14 - 圖17描繪了各種直流耦合的LVPECL輸出端接方案。接收緩沖器的V?應與VS_DRV匹配。

輸入端接選項