概述
AD9552是一款小數N分頻、基于鎖相環(PLL)的時鐘發生器，專為取代高頻晶體振蕩器和諧振器而設計。該器件采用Σ-Δ調制器(SDM)來處理小數頻率合成。用戶將單端時鐘信號直接與REF引腳相連，或者在XTAL引腳上連接一個晶體諧振器，即可提供輸入參考信號。
數據表：*附件：AD9552振蕩器頻率上變頻器技術手冊.pdf

AD9552為引腳可編程器件，根據8種常用輸入頻率的其中一種頻率，可提供64種標準輸出頻率中的一種頻率。該器件還有一個三線式SPI接口，用戶可以通過該接口自定義設置輸入與輸出頻率比。

AD9552需用外部電容來構成PLL的環路濾波器。雖然AD9552嚴格按照CMOS工藝制造，但其輸出與LVPECL、LVDS或單端CMOS邏輯電平兼容。

額定工作溫度范圍為?40°C至+85°C工業溫度范圍。

應用

• 高頻VCXO、OCXO和SAW諧振器的高性價比替代產品
• 極其靈活的頻率轉換，低抖動，適合SONET/SDH（包括FEC）、10-Gb以太網、光纖通道和DRFI/DOCSIS
• 高清視頻頻率轉換
• 無線基礎設施
• 測試與測量（包括手持式設備）

特性

• 將低頻輸入參考信號轉換為高頻輸出信號
• 輸入頻率范圍：6.6 MHz至125 MHz
• 輸出頻率最高達900 MHz
• 預設引腳可編程頻率轉換比
• 通過SPI端口設置任意頻率轉換比
• 片內VCO
• 晶體諧振器和/或外部振蕩器可作為基準頻率源
• 欲了解更多特性，請參考數據手冊

基本框圖

引腳配置描述

典型性能特征

工作原理

圖19. 詳細功能框圖

預設頻率比

頻率選擇引腳（A[2:0]和Y[5:0]）允許用戶根據引腳邏輯狀態（見圖19），硬連線設置器件的預設輸入和輸出分頻器值。邏輯引腳接地或接XTAL，分別表示邏輯0或邏輯1，進行解碼。可使用串行I/O端口更改預設值中的分頻器值，這些預設值由A[2:0]和Y[5:0]引腳提供。

A[2:0]引腳選擇八種輸入參考頻率之一（見表9）。用戶通過將單端時鐘信號連接到REFIN引腳，或在XTAL兩端連接晶體諧振器，為AD9522提供輸入參考頻率。如果A[2:0]引腳選擇10 MHz、12 MHz、16 MHz、19.20 MHz、19.44 MHz或20.00 MHz，AD9522會在內部將輸入頻率加倍。或者，如果寄存器0x1D[2]設置為1，輸入也會加倍。

表9. 輸入參考頻率選擇引腳

Y[5:0]引腳選擇合適的反饋和輸出分頻器，以合成輸出頻率（見表10）。表10中提供的輸出頻率是精確值，即顯示的小數位數足以保持全精度。在小數表示法不實用的情況下，使用整數乘法器。

VCO和輸出頻率會根據所用參考頻率與表9中指定頻率的比值進行偏移。注意，VCO頻率必須保持在表1中規定的最小和最大范圍內。通常，VCO頻率范圍的選擇以及增益調整是器件自動VCO校準過程的一部分，該過程在上電（或復位）時啟動。但是，如果用戶通過SPI接口更改VCO頻率范圍，應首先啟用SPI對VCO校準的控制（寄存器0x0E[2] = 1），然后向校準VCO位（寄存器0x0E[7]）寫入1，以啟動強制VCO校準。