概述
AD9542的10個時鐘輸出與最多四個輸入基準電壓源之一同步。數字鎖相環(DPLL)可減少與外部基準電壓源相關的時序抖動。借助數字控制環路和保持電路，即使所有參考輸入都失效，也能持續產生低抖動輸出信號。

AD9542采用48引腳LFCSP (7 mm × 7 mm)封裝，額定溫度范圍為?40°C至+85°C。

請注意，在整篇數據手冊中，多功能引腳（如SDO/M5）由整個引腳名稱或引腳的單個功能表示；例如M5即表示僅與此功能相關。
數據表：*附件：AD9542雙路DPLL、四路輸入、10路輸出、多服務線路卡時鐘轉換器和抖動清除器技術手冊.pdf

應用

• SyncE 抖動清除和同步
• 光傳輸網絡(OTN)、SDH、宏和小型蜂窩基站
• 具有抖動凈化功能的OTN映射/解映射
• 小型基站時鐘，包括基帶和無線電
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖動清除及相位瞬態控制
• JESD204B 支持模數轉換器(ADC)和數模轉換器(DAC)時鐘
• 有線基礎設施
• 載波以太網

特性

• 雙路DPLL可同步2 kHz至750 MHz物理層時鐘，提供高噪聲參考源的頻率轉換以及抖動凈化功能
• 符合 ITU-T G.8262 和 Telcordia GR-253 標準
• 支持 Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824 和 G.825
• 連續頻率監控和參考驗證，頻率偏差低至50 ppb
• 兩個DPLL具有24位小數分頻器和24位可編程模數
• 可編程數字環路濾波器帶寬：10?4 Hz至1850 Hz
• 自動和手動保持和參考切換，提供零延遲、無中斷或相位増建操作
• 基于優先級的可編程參考切換，支持手動、自動恢復和自動非恢復模式
• 5對時鐘輸出引腳，每對引腳均可用作差分LVDS/HCSL/CML或2路單端輸出（1 Hz至500 MHz）
• 2 個差分或 4 個單端輸入基準電壓源
• 交叉點多路復用器將基準輸入與 PLL 互連
• 支持嵌入式（調制）輸入/輸出時鐘信號
• 快速DPLL鎖定模式
• 提供內部功能，結合晶振或晶體振蕩器的低相位噪聲以及TCXO或OCXO的頻率穩定性和精度
• 為自主初始化提供外部EEPROM支持
• 1.8 V單電源供電，具有內部調節特性
• 內置溫度監控/報警和溫度補償，可增強零延遲性能

功能框圖

引腳配置描述

典型性能特征

工作原理

概述

AD9542提供與所選（活動）參考時鐘在相位和頻率上直接相關的時鐘輸出，但抖動特性由系統時鐘、DCO和模擬輸出PLL（APLL）決定。AD9542支持多達四個參考輸入和輸入頻率，范圍從2 kHz到750 MHz。該器件有兩個數字PLL。

每個DPLL都有一個可編程數字環路濾波器，可極大地減少從活動參考輸出的抖動，并且這四個DPLL可以相互獨立運行。AD9542支持手動和自動混頻功能。在混頻狀態下，AD9542會繼續提供輸出，就好像系統時鐘存在一樣。混頻輸出頻率是輸出頻率在過渡到混頻狀態之前歷史記錄的時間平均值。該器件提供手動和自動參考切換功能，當活動參考降級或完全失效時可用。

AD9542包含一個系統時鐘乘法器和兩個DPLL，每個都級聯有自己的APLL。

輸入信號首先進入DPLL，DPLL執行抖動消除和大部分頻率轉換。每個DPLL都有一個48位DCO輸出，產生162 MHz至350 MHz范圍內的信號。

DCO輸出進入APLL，APLL將信號倍頻到2.424 GHz至3.323 GHz（通道0）或3.323 GHz至4.040 GHz（通道1）的范圍。經過2分頻后，該信號被發送到時鐘分配部分，由32位Q分頻器和輸出驅動器進行分頻。通道0有六個輸出，通道1有四個輸出。

XOA和XOB輸入為系統時鐘提供輸入。這些引腳可接受20 MHz至300 MHz范圍內的頻率，或25 MHz至52 MHz范圍內的晶體連接，直接跨接在XOA和XOB引腳上。系統時鐘為頻率監控器、DPLL和內部切換邏輯提供時鐘。

AD9542有五個差分輸出驅動器。五個輸出驅動器中的每一個都有一個專用的32位可編程Q分頻器。

每個差分驅動器可配置為500 MHz，可配置為帶外部上拉電阻的CML驅動器，或帶外部下拉電阻的HCSL驅動器。有三種驅動強度：

• 7.5 mA模式用于CML和HCSL交流耦合LVDS。當用作與LVDS兼容的驅動器時，必須進行交流耦合，并在差分對上端接一個100 Ω電阻。
• 15 mA模式產生電壓擺幅，與LVPECL兼容。如果需要LVPECL直流信號電平，設計者必須應用交流耦合并重新偏置AD9542輸出。15 mA模式也可與圖34和圖35所示的端接方案一起使用，以產生具有共模LVDS偏置的LVDS信號。
• 12 mA模式介于其他兩種設置之間。

參考輸入物理連接

兩對引腳（REFA/REFAA和REFB/REFBB）為每個差分對的接收器提供參考。用戶可以將每個差分對重新配置為兩個單端參考輸入。為適應具有緩慢上升沿和下降沿的差分信號和單端輸入接收器，采用遲滯。遲滯可防止接收器斷開連接或浮動輸入導致無法振蕩。

配置為差分操作時，輸入接收器可交流耦合或直流耦合。如果輸入接收器配置為直流耦合LVDS模式，輸入接收器能夠接受直流耦合LVDS信號。接收器可內部偏置以處理交流耦合操作；不過，內部沒有50 Ω或100 Ω端接。