我知道，我對(duì)與電子有關(guān)的所有事情都很著迷，但不論從哪個(gè)角度看，今天的現(xiàn)場(chǎng)可編程門陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個(gè)智能時(shí)代，在這個(gè)領(lǐng)域，想擁有一技之長(zhǎng)的你還沒(méi)有關(guān)注FPGA，那么世界將拋棄你，時(shí)代將拋棄你。本公眾號(hào)作者ALIFPGA，多年FPGA開發(fā)經(jīng)驗(yàn)，所有文章皆為多年學(xué)習(xí)和工作經(jīng)驗(yàn)之總結(jié)。

FPGA時(shí)序約束簡(jiǎn)介。

時(shí)序約束的場(chǎng)景：

在簡(jiǎn)單電路中，當(dāng)頻率較低時(shí)，數(shù)字信號(hào)的邊沿時(shí)間可以忽略時(shí)，無(wú)需考慮時(shí)序約束。但在復(fù)雜電路中，為了減少系統(tǒng)中各部分延時(shí)，使系統(tǒng)協(xié)同工作，提高運(yùn)行頻率，需要進(jìn)行時(shí)序約束。通常當(dāng)頻率高于50MHz時(shí)，需要考慮時(shí)序約束。

限制FPGA最大頻率的因素：

組合邏輯延時(shí)

越多的門電路，所構(gòu)成的組合邏輯延時(shí)越大，以ALTERA C4為例，F(xiàn)PGA實(shí)際上是用四輸入查找表（LUT, Look-Up-Tables）的方式實(shí)現(xiàn)門電路的，變量數(shù)目小于4的所有組合邏輯延時(shí)相同，大于4時(shí)需要多個(gè)查找表組合，延時(shí)增加。

信號(hào)路徑延時(shí)

路徑延時(shí)是所有延時(shí)中最需要考慮的，甚至可以占到總延時(shí)的一半以上，一般EDA工具不會(huì)尋找最快的路徑，需要施加時(shí)序約束。

時(shí)鐘偏移、抖動(dòng)和延時(shí)

時(shí)鐘傳到每個(gè)觸發(fā)器的時(shí)間會(huì)由于距離時(shí)鐘源路徑長(zhǎng)度不同而有偏移，時(shí)鐘偏移可以通過(guò)走時(shí)鐘樹的結(jié)構(gòu)解決，但時(shí)鐘偏斜永遠(yuǎn)存在，不可能消除。時(shí)鐘抖動(dòng)是由于溫度分布，信號(hào)串?dāng)_等因素使得晶振、PLL等產(chǎn)生的時(shí)鐘信號(hào)周期不會(huì)嚴(yán)格相等而造成的。

觸發(fā)器建立時(shí)間Tsu、保持時(shí)間Th

輸入管腳的數(shù)據(jù)必須在時(shí)鐘有效之前提前出現(xiàn)的時(shí)間稱為建立時(shí)間Tsu；保持時(shí)間Th是指在時(shí)鐘上跳沿后，數(shù)據(jù)必須保持的最小時(shí)間。

觸發(fā)器時(shí)鐘到輸出時(shí)間Tco

在時(shí)鐘有效后，D的數(shù)據(jù)并不能立即傳到Q端，這段等待的時(shí)間就是觸發(fā)器的時(shí)鐘到輸出時(shí)間。

以上時(shí)間是觸發(fā)器固有時(shí)間，無(wú)法更改。

功耗

合理的時(shí)序約束可以提高運(yùn)行頻率，但往往會(huì)使得功耗增加， 在性能要求不高的移動(dòng)設(shè)備中，需要綜合考慮。

高扇出信號(hào)延時(shí)

高扇出信號(hào)是指帶多負(fù)載的信號(hào)，在多負(fù)載情況下，信號(hào)的延時(shí)會(huì)增大，信號(hào)到達(dá)某些負(fù)載的時(shí)間增加，從而可能造成該信號(hào)相對(duì)時(shí)鐘信號(hào)是一個(gè)晚到的信號(hào)。