靜態(tài)時(shí)序分析是檢查芯片時(shí)序特性的一種方法，可以用來(lái)檢查信號(hào)在芯片中的傳播是否符合時(shí)序約束的要求。相比于動(dòng)態(tài)時(shí)序分析，靜態(tài)時(shí)序分析不需要測(cè)試矢量，而是直接對(duì)芯片的時(shí)序進(jìn)行約束，然后通過(guò)時(shí)序分析工具給出時(shí)序分析結(jié)果，并根據(jù)設(shè)計(jì)者的修復(fù)使設(shè)計(jì)完全滿(mǎn)足時(shí)序約束的要求。本章包括以下幾個(gè)部分： 1.1 靜態(tài)時(shí)序分析簡(jiǎn)介 1.2 FPGA 設(shè)計(jì)流程 1.3 TimeQuest 的使用 1.4 常用時(shí)序約束 1.5 時(shí)序分析的基本概念

　　靜態(tài)時(shí)序分析（Static Timing Analasis，STA）用來(lái)驗(yàn)證電路的性能，找到時(shí)序違規(guī)路徑，并指導(dǎo)EDA工具對(duì)設(shè)計(jì)進(jìn)行布局布線(xiàn)，以滿(mǎn)足時(shí)序要求。靜態(tài)時(shí)序分析的速度很快，但是它并不對(duì)電路的功能進(jìn)行驗(yàn)證。時(shí)序約束（Timing Constraints）用來(lái)描述設(shè)計(jì)人員對(duì)時(shí)序的要求，比如時(shí)鐘頻率，輸入輸出的延時(shí)等。比如，對(duì)時(shí)鐘頻率的約束最簡(jiǎn)單的理解就是，設(shè)計(jì)者需要告訴EDA工具設(shè)計(jì)中所使用的時(shí)鐘的頻率是多少；然后工具才能按照所要求的時(shí)鐘頻率去優(yōu)化布局布線(xiàn)，使設(shè)計(jì)能夠在要求的時(shí)鐘頻率下正常工作。 Intel Quartus軟件中的時(shí)序分析工具TimeQuest Timing Analyzer使用工業(yè)標(biāo)準(zhǔn)的時(shí)序約束和分析方法，通過(guò)檢查信號(hào)的到達(dá)時(shí)間是否符合約束所要求的時(shí)間，從而決定使設(shè)計(jì)正常工作所需要滿(mǎn)足的時(shí)序關(guān)系。