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時序分析時FPGA設計中永恒的話題，也是FPGA開發人員設計進階的必由之路。慢慢來，先介紹時序分析中的一些基本概念。
1. 時鐘相關
時鐘的時序特性主要分為抖動（Jitter）、偏移（Skew）、占空比失真（Duty Cycle Distortion）3點。對于低速設計，基本不用考慮這些特征；對于高速設計，由于時鐘本身的原因造成的時序問題很普遍，因此必須關注。
1. 時鐘抖動 （clock jitter）
理想的時鐘信號應該是理想的方波，但是現實中的時鐘的邊沿變化不可能是瞬變的，它有個 從低到高 / 從高到低 的變化過程，如圖1所示。
常見的抖動參數有3種：
周期抖動（Period Jitter）：
周期抖動率（Period Jitter）測量時鐘輸出傳輸偏離其理想位置的最大偏離。Period Jitter代表周期差抖動的上下邊界。
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