概述
AD9951是一款直接數字頻率合成器(DDS)，內置一個14位DAC，工作速度最高達400 MSPS。它采用先進的DDS技術，內置一個高速、高性能DAC，構成數字可編程的完整高頻合成器，能夠產生最高達200 MHz的頻率捷變模擬輸出正弦波。AD9951專為提供快速跳頻和精密調諧分辨率（32位頻率調諧字）而設計。AD9951頻率調諧字和控制字均通過串行I/O端口載入。

AD9951額定工作溫度范圍為–40°C至+105°C擴展工業溫度范圍。
數據表：*附件：AD9951 400 MSPS、14位DAC、1.8 V CMOS直接數字頻率合成器技術手冊.pdf

應用

• 捷變本振(LO)頻率合成
• 可編程時鐘發生器
• 測試與測量設備
• 聲光設備驅動器

特性

• 400 MSPS內部時鐘速度
• 集成14位數模轉換器(DAC)
• 32位調諧字
• 相位噪聲：≤ ?120 dBc/Hz（1 kHz偏移，DAC輸出）
• 出色的動態性能

  80 dB SFDR（AOUT為160 MHz，±100 kHz偏移時）

• 串行I/O控制
• 1.8V電源
• 軟件和硬件控制的斷電功能
• 48引腳TQFP/EP封裝
• 支持大部分數字輸入的5 V輸入電平
• 鎖相環(PLL) REFCLK乘法器（4x至20x）
• 單晶體驅動的內部振蕩器
• 相位調制功能
• 多器件同步

框圖

引腳配置描述

典型性能特征

建議的應用電路

工作原理

組件模塊

直接數字合成（DDS）核心
DDS 的輸出頻率 (f_o) 是系統時鐘頻率 (SYSCLK) 、頻率調諧字 (FTW) 的值以及累加器容量（在本案例中為 $2^{32}** ）的函數。DDS 的確切關系由以下公式給出，其中 **f_s$ 定義為系統時鐘頻率。

相位累加器輸出的值通過 COS(x) 函數模塊轉換為幅度值，并路由到 DAC。

在某些應用中，需要將輸出信號強制為零相位。簡單地將 FTW 設置為 0 并不能實現這一點，因為這只會使 DDS 保持其當前值。因此，需要一個控制位來將相位累加器輸出強制為零。

上電時，清零相位累加器位設置為邏輯 1，但該位的緩沖存儲器被清零（邏輯 0）。因此，上電時，相位累加器保持清零狀態，直到首次發出 I/O 更新。

鎖相環（PLL）
PLL 允許對 REFCLK 頻率進行乘法運算。乘法運算通過對控制功能寄存器 2 中的 5 位 REFCLK 乘法器部分（位 <7:3>）進行編程來實現。

當編程值范圍為 0x04 到 0x14（十進制 4 到 20 ）時，PLL 將 REFCLK 輸入頻率乘以相應的十進制值。但是，PLL 的最大輸出頻率限制為 400 MHz。每當 PLL 值發生變化時，用戶必須留出時間讓 PLL 鎖定（約 1 毫秒）。

通過編程一個不在 4 到 20（十進制）范圍內的值，可以繞過 PLL。繞過 PLL 時，PLL 會關閉以節省功耗。

時鐘輸入
AD9951 支持多種時鐘方法。通過片上振蕩器和/或外部輸入時鐘（PLL）支持差分或單端輸入時鐘，并通過用戶可編程位啟用。AD9951 可以配置為六種工作模式之一來生成系統時鐘。

這些模式通過 CLKMODESELECT 引腳進行配置，CFR1<4> 和 CFR2<7:3>。請注意，CLKMODESELECT 引腳符合 1.8 V 邏輯電平，將 CLKMODESELECT 引腳連接到邏輯高電平可啟用片上振蕩器電路。啟用片上振蕩器后，將 AD9951 與外部晶體連接到 REFCLK 和 REFCLKB 輸入，以在 20 MHz 至 30 MHz 范圍內生成低頻參考時鐘。該振蕩器的信號在傳輸到芯片其余部分之前會經過緩沖。此緩沖信號可通過 CRYSTAL OUT 引腳獲得。位 CFR1<4> 可用于啟用或禁用緩沖器，從而打開或關閉系統時鐘。振蕩器本身不會在啟動期間斷電，以避免長時間啟動時間，這與打開晶體振蕩器不同。將 CFR2<9> 寫入邏輯高電平可啟用晶體振蕩器輸出緩沖器；將 CFR2<9> 寫入邏輯低電平可禁用振蕩器輸出緩沖器。

將 CLKMODESELECT 連接到邏輯低電平可禁用片上振蕩器及其振蕩器輸出緩沖器。振蕩器禁用后，必須由外部振蕩器提供 REFCLK 和/或 REFCLKB 信號。對于差分工作，這些引腳由互補信號驅動。對于單端工作，應將一個 0.1 μF 電容器連接到未使用引腳與地之間，以實現去耦電源。電容器就位后，時鐘輸入引腳的電壓應為 1.35 V。此外，PLL 可用于將參考頻率乘以 4 到 20 范圍內的整數值。表 4 總結了工作模式。請注意，PLL 乘法器由 CFR2<7:3> 位控制，與 CFR1<4> 位無關。