概述
AD9951是一款直接數(shù)字頻率合成器(DDS)，內(nèi)置一個(gè)14位DAC，工作速度最高達(dá)400 MSPS。它采用先進(jìn)的DDS技術(shù)，內(nèi)置一個(gè)高速、高性能DAC，構(gòu)成數(shù)字可編程的完整高頻合成器，能夠產(chǎn)生最高達(dá)200 MHz的頻率捷變模擬輸出正弦波。AD9951專為提供快速跳頻和精密調(diào)諧分辨率（32位頻率調(diào)諧字）而設(shè)計(jì)。AD9951頻率調(diào)諧字和控制字均通過(guò)串行I/O端口載入。

AD9951額定工作溫度范圍為–40°C至+105°C擴(kuò)展工業(yè)溫度范圍。
數(shù)據(jù)表：*附件：AD9951 400 MSPS、14位DAC、1.8 V CMOS直接數(shù)字頻率合成器技術(shù)手冊(cè).pdf

應(yīng)用

• 捷變本振(LO)頻率合成
• 可編程時(shí)鐘發(fā)生器
• 測(cè)試與測(cè)量設(shè)備
• 聲光設(shè)備驅(qū)動(dòng)器

特性

• 400 MSPS內(nèi)部時(shí)鐘速度
• 集成14位數(shù)模轉(zhuǎn)換器(DAC)
• 32位調(diào)諧字
• 相位噪聲：≤ ?120 dBc/Hz（1 kHz偏移，DAC輸出）
• 出色的動(dòng)態(tài)性能

  80 dB SFDR（AOUT為160 MHz，±100 kHz偏移時(shí)）

• 串行I/O控制
• 1.8V電源
• 軟件和硬件控制的斷電功能
• 48引腳TQFP/EP封裝
• 支持大部分?jǐn)?shù)字輸入的5 V輸入電平
• 鎖相環(huán)(PLL) REFCLK乘法器（4x至20x）
• 單晶體驅(qū)動(dòng)的內(nèi)部振蕩器
• 相位調(diào)制功能
• 多器件同步

框圖

引腳配置描述

典型性能特征

建議的應(yīng)用電路

工作原理

組件模塊

直接數(shù)字合成（DDS）核心
DDS 的輸出頻率 (f_o) 是系統(tǒng)時(shí)鐘頻率 (SYSCLK) 、頻率調(diào)諧字 (FTW) 的值以及累加器容量（在本案例中為 $2^{32}** ）的函數(shù)。DDS 的確切關(guān)系由以下公式給出，其中 **f_s$ 定義為系統(tǒng)時(shí)鐘頻率。

相位累加器輸出的值通過(guò) COS(x) 函數(shù)模塊轉(zhuǎn)換為幅度值，并路由到 DAC。

在某些應(yīng)用中，需要將輸出信號(hào)強(qiáng)制為零相位。簡(jiǎn)單地將 FTW 設(shè)置為 0 并不能實(shí)現(xiàn)這一點(diǎn)，因?yàn)檫@只會(huì)使 DDS 保持其當(dāng)前值。因此，需要一個(gè)控制位來(lái)將相位累加器輸出強(qiáng)制為零。

上電時(shí)，清零相位累加器位設(shè)置為邏輯 1，但該位的緩沖存儲(chǔ)器被清零（邏輯 0）。因此，上電時(shí)，相位累加器保持清零狀態(tài)，直到首次發(fā)出 I/O 更新。

鎖相環(huán)（PLL）
PLL 允許對(duì) REFCLK 頻率進(jìn)行乘法運(yùn)算。乘法運(yùn)算通過(guò)對(duì)控制功能寄存器 2 中的 5 位 REFCLK 乘法器部分（位 <7:3>）進(jìn)行編程來(lái)實(shí)現(xiàn)。

當(dāng)編程值范圍為 0x04 到 0x14（十進(jìn)制 4 到 20 ）時(shí)，PLL 將 REFCLK 輸入頻率乘以相應(yīng)的十進(jìn)制值。但是，PLL 的最大輸出頻率限制為 400 MHz。每當(dāng) PLL 值發(fā)生變化時(shí)，用戶必須留出時(shí)間讓 PLL 鎖定（約 1 毫秒）。

通過(guò)編程一個(gè)不在 4 到 20（十進(jìn)制）范圍內(nèi)的值，可以繞過(guò) PLL。繞過(guò) PLL 時(shí)，PLL 會(huì)關(guān)閉以節(jié)省功耗。

時(shí)鐘輸入
AD9951 支持多種時(shí)鐘方法。通過(guò)片上振蕩器和/或外部輸入時(shí)鐘（PLL）支持差分或單端輸入時(shí)鐘，并通過(guò)用戶可編程位啟用。AD9951 可以配置為六種工作模式之一來(lái)生成系統(tǒng)時(shí)鐘。

這些模式通過(guò) CLKMODESELECT 引腳進(jìn)行配置，CFR1<4> 和 CFR2<7:3>。請(qǐng)注意，CLKMODESELECT 引腳符合 1.8 V 邏輯電平，將 CLKMODESELECT 引腳連接到邏輯高電平可啟用片上振蕩器電路。啟用片上振蕩器后，將 AD9951 與外部晶體連接到 REFCLK 和 REFCLKB 輸入，以在 20 MHz 至 30 MHz 范圍內(nèi)生成低頻參考時(shí)鐘。該振蕩器的信號(hào)在傳輸?shù)叫酒溆嗖糠种皶?huì)經(jīng)過(guò)緩沖。此緩沖信號(hào)可通過(guò) CRYSTAL OUT 引腳獲得。位 CFR1<4> 可用于啟用或禁用緩沖器，從而打開或關(guān)閉系統(tǒng)時(shí)鐘。振蕩器本身不會(huì)在啟動(dòng)期間斷電，以避免長(zhǎng)時(shí)間啟動(dòng)時(shí)間，這與打開晶體振蕩器不同。將 CFR2<9> 寫入邏輯高電平可啟用晶體振蕩器輸出緩沖器；將 CFR2<9> 寫入邏輯低電平可禁用振蕩器輸出緩沖器。

將 CLKMODESELECT 連接到邏輯低電平可禁用片上振蕩器及其振蕩器輸出緩沖器。振蕩器禁用后，必須由外部振蕩器提供 REFCLK 和/或 REFCLKB 信號(hào)。對(duì)于差分工作，這些引腳由互補(bǔ)信號(hào)驅(qū)動(dòng)。對(duì)于單端工作，應(yīng)將一個(gè) 0.1 μF 電容器連接到未使用引腳與地之間，以實(shí)現(xiàn)去耦電源。電容器就位后，時(shí)鐘輸入引腳的電壓應(yīng)為 1.35 V。此外，PLL 可用于將參考頻率乘以 4 到 20 范圍內(nèi)的整數(shù)值。表 4 總結(jié)了工作模式。請(qǐng)注意，PLL 乘法器由 CFR2<7:3> 位控制，與 CFR1<4> 位無(wú)關(guān)。